布局5nm，量產(chǎn)7nm、10nm 2020年半導(dǎo)體制造工藝技術(shù)前瞻

張平

晶體管制造工藝在近年來發(fā)展得不是非常順利，行業(yè)巨頭英特爾的主流產(chǎn)品長期停滯在14nm上，10nm工藝性能也遲遲得不到改善。臺積電、三星等巨頭雖然在積極推進(jìn)7nm乃至5nm工藝，但是其頻率和性能表現(xiàn)依舊存在較大的改進(jìn)空間。從2019年底到2020年初，業(yè)內(nèi)也召開了多次與半導(dǎo)體制造業(yè)相關(guān)的行業(yè)會議，對2020年和以后的半導(dǎo)體工藝進(jìn)展速度和方向進(jìn)行了一些預(yù)判。今天本文就綜合各大會議的消息和廠商披露內(nèi)容，對2020年半導(dǎo)體工藝制程相關(guān)內(nèi)容進(jìn)行匯總，以幫助大家了解未來半導(dǎo)體產(chǎn)業(yè)發(fā)展的脈絡(luò)。

半導(dǎo)體工藝制造工藝是制約半導(dǎo)體產(chǎn)業(yè)發(fā)展的決定性因素之一。從2015年甚至更早時(shí)間開始，業(yè)內(nèi)人士就開始對摩爾定律失效、半導(dǎo)體工藝制程發(fā)展速度放緩提出了擔(dān)憂。雖然在商業(yè)宣傳中，很多廠商依舊在快速迭代著不同代次的制程，但實(shí)際上，拋開商業(yè)宣傳因素，半導(dǎo)體工藝制程的發(fā)展速度依舊比之前慢了不少。比如目前市場上大部分GPU和CPU產(chǎn)品依舊在使用五年前的14nm工藝或者其改進(jìn)版本。新的lOnm、7nm工藝雖然已經(jīng)上市，但是綜合頻率、功耗、晶體管密度等因素來看，其表現(xiàn)依舊不能令人滿意。進(jìn)入2020年，也就是21世紀(jì)20年代的第一年，半導(dǎo)體工藝制程發(fā)展的狀況又會如何變化呢？是否會帶來一些新的進(jìn)展呢？

英特爾：10nm快速崛起重返Tick-tock時(shí)代

英特爾的發(fā)展步伐一直是業(yè)內(nèi)關(guān)注的焦點(diǎn)。2019年下半年英特爾先是在IEEE國際電子設(shè)備會議也就是IEDM上，公開了一份在之前2019年9月份的路線圖上修訂的新版路線圖，然后又在公司內(nèi)部的電話會議上談及了新的7nm乃至5nm工藝，這幾次會議和路線圖，給出了不少有參考價(jià)值的信息。

英特爾路線圖：從7nm到1.4nm

首先將目光放到最遠(yuǎn)，英特爾預(yù)計(jì)其工藝制程節(jié)點(diǎn)將以2年一個(gè)階段的速度向前推進(jìn)。從2019年推出lOnm工藝開始（實(shí)際產(chǎn)品在市場上非常少見），2021年英特爾將發(fā)展至7nm，隨后在2023、2025、2027和2029年工藝將持續(xù)快速推進(jìn)至5nm、3nm、2nm和1.4nm。尤其是1.4nm，這是英特爾首次在相同類型的幻燈片中展示1.4nm的技術(shù)預(yù)期。從工藝角度來說，如果1.4nm的特征值得以實(shí)現(xiàn)，這意味這個(gè)節(jié)點(diǎn)的典型值只有12個(gè)硅原子連接起來的寬度那么“薄”。

值得注意的是，在今年的IEDM大會上，一些被稱為“2D自組裝（2Dself-assem bly）“的材料被提及，這種材料的尺寸大約為0.3nm。在工藝界，這樣小尺度的材料并非首次被提出，但是在硅材料方面的應(yīng)用和相關(guān)話題還是首次。延展來說，有關(guān)2D自組裝材料的研究目前在《自然》和《科學(xué)》兩大頂級雜志上相當(dāng)熱門，其主要內(nèi)容極為艱深。一些有關(guān)2D自組裝材料的研究包括：通過將半晶嵌段共聚物BCPs與均聚物選擇在合適的溶劑中進(jìn)行外延結(jié)晶，從而引發(fā)自組裝過程，創(chuàng)建一個(gè)自定義尺寸的超分子物體;或者是基于范德華力的相互作用，氫鍵和偶極相互驅(qū)動，在雙組份分子系統(tǒng)中實(shí)現(xiàn)二位自組裝，實(shí)現(xiàn)有序均質(zhì)分子網(wǎng);另外還有二位等離子體納米片的自組裝過程研究。顯然，無論哪種2D自組裝過程，在硅材料上的應(yīng)用都處于初級階段，英特爾在這方面還需要進(jìn)行大量、極高難度的研究。因此，對1.4nm的制造工藝目前所采用的實(shí)現(xiàn)方式尚缺乏定論，也不需要太過樂觀。

除了新的工藝路線圖外，在每代工藝之間，英特爾還布置了“+”和“++”這種工藝優(yōu)化的版本，以便更進(jìn)一步推高每個(gè)節(jié)點(diǎn)的性能。唯一例外的是lOnm，實(shí)際上我們目前看到的lOnm工藝已經(jīng)是lOnm+了，第一版lOnm工藝由于最終性能和功耗等問題，已經(jīng)被英特爾徹底放棄。因此我們將在2020年和2021年分別看到lOnm的第二個(gè)改進(jìn)版本lOnm++和第三個(gè)改進(jìn)版本lOnm+++。英特爾認(rèn)為，他們可以按照年度節(jié)奏進(jìn)行這樣的操作，但是也有另外的同步團(tuán)隊(duì)來確保一個(gè)完整流程節(jié)點(diǎn)的工作。數(shù)個(gè)團(tuán)隊(duì)在同一時(shí)間內(nèi)分別就不同的目標(biāo)進(jìn)行工作，同時(shí)也互相保持溝通。

英特爾的幻燈片還有一個(gè)有趣之處在于提到了反相移植。一般來說，英特爾的芯片在設(shè)計(jì)時(shí)已經(jīng)和固定工藝制程節(jié)點(diǎn)綁定。但考慮到節(jié)點(diǎn)延遲等問題，因此英特爾會考慮新的芯片設(shè)計(jì)也能夠在上一代的工藝制程上進(jìn)行制造，當(dāng)然所謂上一代”的可選工藝制程范圍是有限的。盡管英特爾此前表示，他們正在將芯片設(shè)計(jì)和制造工藝節(jié)點(diǎn)脫鉤，但是在某些情況下，必須要先確定制造工藝節(jié)點(diǎn)，才能開始進(jìn)行硅片布局，這就意味著工藝節(jié)點(diǎn)和芯片設(shè)計(jì)相互鎖定，尤其是在掩模設(shè)計(jì)的時(shí)候。

英特爾還說明了一些反相移植的例子，比如任何第一代7nm工藝節(jié)點(diǎn)都將可能反相移植到lOnm+++，任何第一代5nm工藝節(jié)點(diǎn)都可以反相移植到7n m++，以此類推。從目前的情況來看，英特爾在lOnm工藝制程上耗費(fèi)了太多的時(shí)間，對整個(gè)產(chǎn)品后續(xù)發(fā)展帶來了比較重大且不利的影響。一些傳言顯示英特爾可能會將一些為lOnm設(shè)計(jì)的處理器產(chǎn)品移植到目前成熟的14nm+++工藝上來發(fā)布，但目前英特爾沒有對這個(gè)傳言有明確的表態(tài)。

除了上述內(nèi)容外，路線圖還顯示英特爾正在進(jìn)行l(wèi)Onm+++優(yōu)化工藝和整個(gè)7nm工藝的產(chǎn)品開發(fā)。從設(shè)計(jì)角度來看，每一代“+”的開發(fā)難度較低，相對應(yīng)的節(jié)點(diǎn)開發(fā)難度比較高。接下來英特爾將基于lOnm++開發(fā)7nm工藝、基于7nm設(shè)計(jì)開發(fā)5nm工藝，基于5nm工藝來開發(fā)3nm工藝，毫無疑問，每一個(gè)“+”或者“++”所擁有的技術(shù)更新都將有可能進(jìn)入下一代節(jié)點(diǎn)的設(shè)計(jì)之中。

在7nm節(jié)點(diǎn)之后的5nm節(jié)點(diǎn)，目前已經(jīng)有很多討論了，目前來看5nm的一些改進(jìn)比如制造、材料和一致性等，最終可能都將呈現(xiàn)在英特爾新的工藝中，但這些改進(jìn)如何實(shí)現(xiàn)，依舊取決于英特爾選擇怎樣的合作伙伴（歷史上都由應(yīng)用材料公司接手）。另外，5nm工藝在2023年呈現(xiàn)時(shí)，也正是ASML開始銷售其High NA也就是高數(shù)值孔徑透鏡的時(shí)間。所謂高數(shù)值孔徑透鏡，是指新的透鏡規(guī)格，這將帶來光刻機(jī)微縮分辨率、套準(zhǔn)精度兩大核心參數(shù)的提升，最高可達(dá)70%。目前尚不確定英特爾是否會在5nm或者更遠(yuǎn)期的3nm上使用新一代高數(shù)值孔徑設(shè)備，這還需要進(jìn)一步觀察。

在2023年之后，英特爾就將處于“尋路”和“探索”模式了o和之前數(shù)次類似情形相似，英特爾—直在考慮新材料的引入、新的晶體管設(shè)計(jì)等。本屆IEDM上，出現(xiàn)了很多針對全柵極晶體管的討論，無論是納米片還是納米線，隨著FinFET技術(shù)在更新工藝下的逐漸失效，全柵極可能會逐漸成為主流。如果英特爾在未來的5nm乃至更新工藝上這樣做的話，應(yīng)該是順理成章的。

重返Tick-Tock時(shí)代英特爾將加速工藝研發(fā)速度

在2019年度最后—次的CEO電話會議上，英特爾也帶來了新工藝和新產(chǎn)品的信息，其中最重要的就是在放慢了研發(fā)和產(chǎn)品節(jié)奏多年之后，英特爾決定重回充滿活力和競爭力的Tick-Tock日寸代。

簡單來說，“Tick-Tock”是—種產(chǎn)品架構(gòu)和產(chǎn)品工藝交替換代的發(fā)展節(jié)奏，以一個(gè)產(chǎn)品年作為一個(gè)發(fā)展節(jié)點(diǎn)。其中第一年為“Tick”年，在產(chǎn)品生產(chǎn)上使用新工藝，那么第二年會被稱為“Tock”年，將使用同代次工藝的優(yōu)化版，但采用全新的處理器微架構(gòu)，第三年又會回歸到“Tick”，在同代次架構(gòu)優(yōu)化的基礎(chǔ)上，采用全新節(jié)點(diǎn)的工藝，隨后的第四年也會依次更替下去。“Tick-Tock”的“工藝一架構(gòu)”交替發(fā)展策略曾經(jīng)為英特爾帶來了巨大的成功，從2005第一代65nm Core架構(gòu)到2010年的第四代Sandy Bridge架構(gòu)，英特爾一直在堅(jiān)持一代架構(gòu)更新、一代工藝更新的步伐。不過隨著Sandy Bridge架構(gòu)推出后英特爾在架構(gòu)研發(fā)策略上逐漸變得保守，再加上在14nm工藝后英特爾陷入制程瓶頸，“Tick-Tock”逐漸不再被提起，被英特爾事實(shí)上放棄了.

回到正文，在電話會議上，英特爾提出了將重新回歸“Tick-Tock”的發(fā)展節(jié)奏。目前的Tick是10nm產(chǎn)品，其中包括第十代Ice Lake酷睿處理器、2020年第三季度交付的lOnm Agilex FPGA產(chǎn)品。此外，2020年英特爾還將發(fā)布新的lOnm工藝AI推理加速產(chǎn)品、5G基站SoC、新的Xeon處理器以及GPU產(chǎn)品。

接下來的2021年，英特爾將進(jìn)入Tock步伐，工藝進(jìn)步至7nm，首款產(chǎn)品為面向數(shù)據(jù)中心的GPU。在7nm工藝方面，英特爾提出，光刻技術(shù)將成為7nm乃至更新工藝制程的挑戰(zhàn)。英特爾計(jì)劃在進(jìn)入7nm后才使用EUV光刻（意味著目前的lOnm產(chǎn)品依舊基于傳統(tǒng)的DUV光刻技術(shù)完成），時(shí)間大約是2021年的第四季度（這一點(diǎn)內(nèi)容和之前路線圖上的時(shí)間相吻合）。不過和傳統(tǒng)的“Tock”不同的是，英特爾沒有提到CPU產(chǎn)品何時(shí)進(jìn)入7nm時(shí)代。

另外，英特爾還解釋了有關(guān)lOnm工藝延期以及未來的7nm工藝研發(fā)的問題。正如英特爾多次表示的那樣，lOnm延期的原因是由于目標(biāo)設(shè)定過高。在從22nm轉(zhuǎn)向14nm時(shí)，英特爾帶來了2.4倍晶體管密度，在14nm轉(zhuǎn)向lOnm時(shí)設(shè)定了新工藝提升2.7倍晶體管密度的目標(biāo)。但此設(shè)定過于激進(jìn)，因此到現(xiàn)在都無法順利量產(chǎn)。在吸取了這個(gè)教訓(xùn)之后，英特爾在自己的7nm工藝設(shè)定上要更為保守一些，其密度增加會量力而行。顯然，在延遲了4年之后，lOnm工藝預(yù)計(jì)將在2021年進(jìn)入大規(guī)模批量生產(chǎn)階段（HVM），7nm也有望順利進(jìn)行。英特爾還提到，7nm工藝依舊將使用FinFET，隨后的5nm和3nm階段，英特爾可能會引入納米片技術(shù)，也就是全柵極晶體管，但具體如何實(shí)施尚不得而知。

臺積電——全面展示5nm工藝，3D易購封裝技術(shù)日至成熟

作為目前半導(dǎo)體代工業(yè)界的一哥，臺積電近年來在技術(shù)上突飛猛進(jìn)。在2019年底到2020年初，臺積電在多個(gè)會議和展會中，全面展示了自研的5nm工藝以及全新的3D封裝技術(shù)。

臺積電展示5nm工藝：EUV、高遷移通道FinFET

臺積電對5nm的研發(fā)和生產(chǎn)都啟動得非常早，在2019年4月，臺積電就宣布啟動了5nm工藝的風(fēng)險(xiǎn)生產(chǎn)。同樣在IEDM 2019上，臺積電選擇了經(jīng)過1 000小時(shí)高溫操作生命周期測試（ High Temperature Operating Life Test，簡稱為HTOL測試），并即將在2020年第一季度投產(chǎn)的工藝進(jìn)行了詳細(xì)介紹。這個(gè)全新的5nm工藝使用了主要設(shè)計(jì)規(guī)則（柵極、鰭片和M x/Vx間距）的智能縮放來完成的，能夠?qū)崿F(xiàn)7nm到5nm全節(jié)點(diǎn)的縮放，并且還能夠提高良率。根據(jù)試產(chǎn)數(shù)據(jù)，新工藝生產(chǎn)的SRAM具有0.021平方微米的單元尺寸以及較低的缺陷密度DO。

臺積電在5nm上全面使用EUV技術(shù)，大幅度提高了效率。臺積電的資料顯示，5nm工藝中，EUV在切割、接觸、過孔和金屬線掩模等步驟中，至少可以替代4倍的沉浸式DUV光刻。傳統(tǒng)DUV光刻需要5層掩模，EUV光刻1層就可以完成，大幅度縮減了制造周期，并且?guī)砹烁玫膱D案保真度。

在FinFET技術(shù)的應(yīng)用上，臺積電從16nm工藝開始首次引入FinFET，隨后經(jīng)過了12nm、lOnm、7nm數(shù)代。目前，F(xiàn)inFET的關(guān)鍵性能通道遷移率數(shù)據(jù)在5nm工藝節(jié)點(diǎn)已經(jīng)停滯不前了，鑒于此，業(yè)內(nèi)其他廠商都在考慮使用全柵極方案。不過臺積電另辟蹊徑，采用了高移動性信道（High Mob…tyChannel，簡稱HMC）來解決了這個(gè)問題。為此，臺積電還展示了FinFET的截面組成，其中和硅晶格相接的是全應(yīng)變HMC晶格，后者的驅(qū)動電流要顯著高于前者。同時(shí)臺積電還展示了通道深度和通道應(yīng)力之間的關(guān)系，所謂通道深度，是指鰭片頂部到底部的電流通道深度。

臺積電的數(shù)據(jù)進(jìn)一步顯示了HMC晶體管的漏極電流Id與柵極電壓vg之間的關(guān)系，新的HMC FinFET具有極為出色的Id-Vg特性，產(chǎn)生的驅(qū)動電流能夠比Si FinFET高18%。環(huán)形振蕩器品質(zhì)因素也和晶體管電流泄露密切相關(guān)。臺積電給出了七個(gè)不同的vt下截止電流loff-N和loff-P范圍以及對待機(jī)電流的影響，顯示出HMC FinFET技術(shù)下漏極感應(yīng)勢壘DIBL降低45mV和35mV，對于P溝道和N溝道晶體管，其擺動幅度分別為60mV和l68mV。

目前臺積電展示的5nm工藝是7nm工藝之后的完整節(jié)點(diǎn)擴(kuò)展，臺積電為每種晶體管類型設(shè)置了7個(gè)不同的可用vt電壓，這樣廠商就可以結(jié)合不同的電壓來滿足SoC設(shè)計(jì)所需要的功率效率需求以及HPC設(shè)計(jì)所需要的峰值速度需求。根據(jù)臺積電的技術(shù)展示來看，5nm N5工藝中的eLVT八類能夠在相同的功耗下提供最多25%的頻率提升，5nm N5 HPC工藝中的eLVT工藝相比N5 eLVT工藝能夠進(jìn)一步提升10%的頻率。

eLVT是臺積電在新的5nm工藝中推出的全新設(shè)計(jì)，N5和N5 HPC中均有相應(yīng)的型號。所謂eLVT是指ExtremelyLow VT，也就是超低vt電壓的晶體管。在N5中，eLVT帶來了上文描述的25%的頻率提升，在N5 HPC中進(jìn)一步優(yōu)化采用三柵極標(biāo)準(zhǔn)單元，因此又帶來了10%的性能提升。eLVT也可以使用在3D堆疊芯片中，也能夠?yàn)楹罄m(xù)的3D堆疊產(chǎn)品帶來性能提升。

互聯(lián)延遲方面，在傳統(tǒng)的產(chǎn)品發(fā)展路線中，由于工藝尺度越來越小，因此每一代產(chǎn)品互連延遲相比上一代產(chǎn)品都會變得更差。如果不加干預(yù)的話，從N28到N5工藝，后端金屬RC和過孔電阻的表現(xiàn)都變得越來越令人擔(dān)憂。在新的N5工藝上，臺積電采用了創(chuàng)新的EUV優(yōu)化方案，通過按照比例縮放勢壘和襯底的ES L/ELK電解質(zhì)和銅回流焊的尺寸，將互連延遲和電阻等情況維持在和7nm工藝相當(dāng)?shù)臄?shù)值范圍，大幅度優(yōu)化了互連延遲并阻止了情況的進(jìn)一步惡化。

壽命方面，臺積電目前已經(jīng)完成了1000小時(shí)的HTOL測試認(rèn)證。相比7nm工藝而言，新的5nm工藝以及eLVT技術(shù)還能夠帶來改善應(yīng)力老化特性的優(yōu)勢，SRAM和邏輯缺陷密度的DO數(shù)據(jù)也比預(yù)期表現(xiàn)更為出色。

綜合來看，臺積電的5nm制造工藝在PPAa（功率、性能、面積、成本、上市時(shí)間）目標(biāo)上實(shí)現(xiàn)得非常出色，設(shè)計(jì)方面協(xié)同優(yōu)化技術(shù)也就是DTCO也帶來了智能縮放，避免了蠻力縮放導(dǎo)致的工藝成本增加和對產(chǎn)能的負(fù)Memory 應(yīng)用與技術(shù)面影響。根據(jù)臺積電數(shù)據(jù)，5nm制造工藝的晶體管密度為7nm工藝的1.84倍，性能方面在相同功率下速度提高15%，或者在相同速度下功率降低30%。

最后在工藝方面，再來看看遠(yuǎn)期的N3也就是3nm工藝的進(jìn)展。臺積電之前的2019年第四季度電話會議中提到了相關(guān)內(nèi)容，目前臺積電正在對N3制程進(jìn)行評估，包括技術(shù)實(shí)現(xiàn)、成本、成熟度、性能等多個(gè)方面。在2020年4月29日，臺積電還會在北美技術(shù)研討會上給出更多的細(xì)節(jié)。目前已知的是，臺積電依舊計(jì)劃在N3階段采用FinFET，有關(guān)全柵極晶體管的方案，臺積電目前尚未提到。

3D異構(gòu)封裝技術(shù)進(jìn)展

除了常規(guī)的半導(dǎo)體制造工藝外，半導(dǎo)體的封裝也是業(yè)內(nèi)研究的重點(diǎn)。臺積電在2019年底介紹了自己掌握的數(shù)個(gè)3D異構(gòu)封裝技術(shù)，包括CoWoS、InFO-PoP和SoIC，下面來簡單了解—下。

臺積電提出的第一個(gè)封裝設(shè)計(jì)是Chip-on-Wafer-on-Substrate，簡稱CoWoS，也就是芯片晶元和襯底三重堆疊技術(shù)。其中不同類型的芯片置于晶圓之上，晶圓提供這些芯片之間的互聯(lián)，最終和電路板也就是基板的連接由中間的TSV硅通孔完成。臺積電介紹了相關(guān)技術(shù)進(jìn)展，尤其是CoWoS可以實(shí)現(xiàn)最大芯片尺寸2倍以上的中介層制造能力，這樣可以使得更多的芯片封裝在一整塊硅片和襯底上，實(shí)現(xiàn)更高的集成度。

第二種特殊的3D異構(gòu)封裝被稱作InFO-PoP，全稱是Integrated FanOut-PoP。這項(xiàng)封裝技術(shù)是之前InFO也就是集成扇出型封裝的更新版本，InFO支持多種不同白勺芯片誦過盲接封裝到晶圓上的方式，大幅度提高密度和縮小芯片體積。新的InFO-PoP技術(shù)則加入了用于頂部芯片和下部晶圓之間的TIV過孔，使得封裝更為緊密、安全，是臺積電在移動SoC等設(shè)備上主推的先進(jìn)封裝方式。

第三種則是SoIC。這項(xiàng)技術(shù)的主要特點(diǎn)在于將之前異構(gòu)封裝所使用的芯片和基板之間的微凸點(diǎn)連接更改為芯片之間的無凸點(diǎn)直接連接。這種新的技術(shù)進(jìn)一步簡化了材料的使用，減少了基板層，整體電氣性能更為優(yōu)越，并且能夠?qū)崿F(xiàn)更高的速度、帶寬以及更高的封裝密度、更低的堆疊高度等。

當(dāng)然，這三種封裝技術(shù)并非獨(dú)立、排斥的，臺積電目前準(zhǔn)備的新技術(shù)將集中這三種封裝技術(shù)的優(yōu)點(diǎn)。比如將SoIC技術(shù)集成到扇出型封裝或者CoWoS封裝技術(shù)之中，實(shí)現(xiàn)整個(gè)封裝技術(shù)的按需配置和統(tǒng)一化。這樣一來，能夠?qū)崿F(xiàn)更好的電氣性能、更小的芯片尺寸和更可靠的連接，在成本上也可能提高產(chǎn)品的競爭力，令用戶更為滿意。

三星——來自5nm LPE工藝的疑惑

三星在2019年4月份就宣布旗下的5nm相關(guān)工藝開發(fā)完成，相比自家的7nm工藝，三星的5nm FinFET工藝在可比條件下，芯片面積縮減25%、功耗降低20%、性能提高10%。除了相關(guān)產(chǎn)品外，三星還宣布整個(gè)5nm EUV工藝的EDA工具、IP、MPW以及PDK等全部都準(zhǔn)備就緒。

雖然宣布時(shí)間非常早，但是迄今為止都沒有廠商宣布使用三星5nm工藝生產(chǎn)產(chǎn)品，其中原因暫不得而知。不過業(yè)內(nèi)另一份數(shù)據(jù)比較了三星的5nm、7nm工藝和臺積電同代工藝的情況，從這里可以一窺三星目前在半導(dǎo)體制造工藝上的研發(fā)情況，形式顯然并不樂觀。

先來看三星和臺積電的5nm工藝對比，表格如下：

從上述表格可以看出，三星的5nm LPE工藝相比臺積電的N5工藝，整體表現(xiàn)還是略遜一籌的。在幾個(gè)關(guān)鍵數(shù)據(jù)上，晶體管密度和相對成本上，臺積電N5工藝的晶體管密度幾乎達(dá)到了三星的1.37倍，但是成本方面臺積電的相對成本反而更低一些。另外，臺積電的M2P（金屬間距，可以用于確定單元距離）參數(shù)為30nm，比三星的36nm更小，顯示了臺積電在晶體管微縮方面的優(yōu)勢。同理還有多晶硅間距，臺積電的數(shù)據(jù)為50nm，也大幅度小于三星的57nm。綜合來看，三星的5nm工藝目前表現(xiàn)情況不佳，因此在宣布后接近一年時(shí)間里，尚未有具體產(chǎn)品上市可能與此相關(guān)。

另一個(gè)比較來自于三星的7nm和臺積電的7nm工藝，值得注意的是，臺積電7nm工藝已經(jīng)上市。從本頁的參數(shù)對比表格來看，三星的7nm和臺積電的7nm有一些差異，比如三星在使用了EUV版本之后，和臺積電DUV版本的工藝相比基本處于一個(gè)水平線，但是成本略高一些。當(dāng)然臺積電的7nmFFP由于加入了EUV光刻層，因此整體的表現(xiàn)要更勝一籌。

但這都不是重點(diǎn)，重點(diǎn)在于單獨(dú)比較三星的7LPP工藝和5LPE工藝，可以看出其中M2P、CPP等參數(shù)沒有變化，尤其是CPP依1日維持在57nm的水準(zhǔn)上。值得關(guān)注的變化來自于EUV層，兩者都使用了58個(gè)總層數(shù)，但是EUV層在5nm工藝上使用得更多，達(dá)到了12層，比7nm LPP多了5層。這里有理由懷疑三星如此早推出的5nm LPE工藝更像是7nm LPP工藝的進(jìn)一步深度改進(jìn)版本，增加了EUV層并且微調(diào)了一些參數(shù)，但是大部分依1日沿用了7nm基本技術(shù)邏輯。當(dāng)然，增加的EUV層帶來了更高的晶體管密度，相比之前的7nm工藝，三星5nm LPE工藝的晶體管密度從95.3提升至126.5，實(shí)際數(shù)據(jù)為32%，比宣稱的25%要高一些，但是顯然低于臺積電從7nm FF的96.5到N5工藝的173.1，提升幅度達(dá)到了78%。即使以7FFP為參照，提升也高達(dá)51%。三星的5nm LEP工藝更像是一個(gè)搶時(shí)間的“半代”改進(jìn)版本，再加上其價(jià)格更高，目前的商務(wù)應(yīng)用情況不佳也就可以理解了o

總的來看，2020年好消息還是不少的，英特爾lOnm進(jìn)入了大規(guī)模生產(chǎn)階段，7nm也在預(yù)研階段且比較順利。臺積電方面7nm將正式投入生產(chǎn)，整體表現(xiàn)也不錯，再加上封裝技術(shù)的進(jìn)步，目前臺積電有望繼續(xù)保持全球第一大半導(dǎo)體代工企業(yè)的地位。三星在5nm工藝上搶先發(fā)布，但是由于性能和商業(yè)策略問題，暫時(shí)還沒有看到積極的消息，希望三星能夠在2020年進(jìn)一步推出改進(jìn)的5nm工藝，爭取更多客戶的同時(shí)，也為代工市場帶來一些競爭。畢竟“一枝獨(dú)秀不是春，百花齊放才能春滿園。”