LTE-A空口監(jiān)測儀下行基帶板的可行性分析

王美樂，張治中，2，席 兵

1.重慶郵電大學(xué) 通信與信息工程學(xué)院，重慶400065

2.重慶重郵匯測通信技術(shù)有限公司，重慶401121

1 引言

目前，隨著增強(qiáng)型長期演進(jìn)（Long Term Evolution-Advanced，LTE-A）的發(fā)展和應(yīng)用，以及TD-LTE-A載波聚合技術(shù)中的終端接收機(jī)、TD-LTE無線綜測儀等的出現(xiàn)，把LTE-A改進(jìn)的網(wǎng)絡(luò)架構(gòu)以及新興的無線通信技術(shù)運(yùn)用到實(shí)踐中，促進(jìn)了國內(nèi)儀表的發(fā)展[1-2]。在國內(nèi)眾多的LTE-A產(chǎn)品中，依然缺少LTE-A空口監(jiān)測類儀表。雖然美國和日本的兩家儀器儀表公司研制的空口監(jiān)測儀器在行業(yè)內(nèi)獲得一定的應(yīng)用，頻譜分析、基帶數(shù)據(jù)解析以及協(xié)議棧解析等功能也比較全面，但是該儀表操作復(fù)雜并且功耗高，很大程度上解決不了現(xiàn)場的問題，僅能應(yīng)用于實(shí)驗(yàn)室內(nèi)部[3]。相比國外的監(jiān)測儀器，LTE-A空口監(jiān)測分析儀在保證其應(yīng)有功能的條件下降低了操作復(fù)雜度，大幅度減少了儀表的體積，解決了現(xiàn)場應(yīng)用受限的缺點(diǎn)，因此LTE-A空口監(jiān)測分析儀在一定程度上促進(jìn)了國內(nèi)儀器儀表的發(fā)展，具有很高的研究和應(yīng)用價(jià)值[4-6]。

在LTE-A空口監(jiān)測分析儀中，基帶板負(fù)責(zé)接收射頻板采集的數(shù)據(jù)，將采集到的數(shù)據(jù)進(jìn)行物理層的處理，從而恢復(fù)出基帶數(shù)據(jù)，然后將基帶數(shù)據(jù)傳到上層做進(jìn)一步處理，因此基帶板在監(jiān)測儀保證正常的監(jiān)測功能中發(fā)揮著不可或缺的作用[7]。近年來，許多相關(guān)的研究人員對(duì)基帶板進(jìn)行了深入的研究：文獻(xiàn)[8]利用現(xiàn)場可編程門陣列（Field-Programmable Gate Array，F(xiàn)PGA）、數(shù)字信號(hào)處理器（Digital Signal Processor，DSP）、進(jìn)階精簡指令集機(jī)器（Advanced RISC Machine，ARM）的各自優(yōu)點(diǎn)，設(shè)計(jì)了一種多通道基帶處理硬件架構(gòu)方案，實(shí)現(xiàn)了良好的人機(jī)交互界面，通過實(shí)際上板測試，驗(yàn)證了板卡設(shè)計(jì)的合理性與正確性。文獻(xiàn)[9]對(duì)移動(dòng)終端管控系統(tǒng)基帶板卡進(jìn)行研究，給出了一種DSP+ARM+FPGA多通道基帶板卡設(shè)計(jì)方案，并且對(duì)系統(tǒng)硬件電路進(jìn)行詳細(xì)設(shè)計(jì)和實(shí)現(xiàn)，驗(yàn)證了設(shè)計(jì)的正確性。文獻(xiàn)[10]基于DSP和FPGA間的音頻互交換文件（Audio Interchange File，AIF）接口需求，設(shè)計(jì)了多通道復(fù)用、空口對(duì)齊方案以及兩套傳輸不同數(shù)據(jù)流的方案，實(shí)現(xiàn)了AIF接口能傳輸連續(xù)數(shù)據(jù)流和突發(fā)數(shù)據(jù)流。雖然近年來對(duì)基帶板的研究已經(jīng)證實(shí)了其應(yīng)用價(jià)值，但是在基帶板設(shè)計(jì)之前卻缺少可行性分析，只是通過最終的實(shí)現(xiàn)來驗(yàn)證其可行性。殊不知實(shí)現(xiàn)時(shí)，若基帶板上的處理器達(dá)不到其所需的處理速率，內(nèi)部資源不足，存儲(chǔ)器內(nèi)存不足，或者所需傳輸速度達(dá)不到要求，都需要重新選擇芯片并且重新設(shè)計(jì)原理圖，在這個(gè)過程中為此付出的時(shí)間和精力是相當(dāng)大的。因此在設(shè)計(jì)LTE-A空口監(jiān)測儀的基帶板之前，有必要對(duì)基帶板的可行性進(jìn)行分析。本文首先分析了基帶板上核心處理器所需的處理速度，確定了FPGA的選型，然后重點(diǎn)分析基帶板上存儲(chǔ)器的存儲(chǔ)能力以及元器件的總線能力，確保芯片的選型能夠達(dá)到要求，為基帶板的選型以及原理圖設(shè)計(jì)提供參考。

2 基帶板的可行性分析

2.1 基帶板的整體架構(gòu)

在LTE-A空口監(jiān)測儀中，基帶板主要負(fù)責(zé)完成1個(gè)2×2多輸入多輸出系統(tǒng)（Multiple Input Multiple Output，MIMO）的載波單元的基帶處理，包括基帶解調(diào)、信道解碼等過程恢復(fù)出基帶數(shù)據(jù)，通過高速串行計(jì)算機(jī)擴(kuò)展總線（PCIe總線）采用成組數(shù)據(jù)傳送方式將基帶數(shù)據(jù)送到層二處理板。除此之外，基帶板還需要完成兩路基帶數(shù)據(jù)的存儲(chǔ)，即穩(wěn)定存儲(chǔ)10 min離線基帶數(shù)據(jù)?；鶐О逍枰瓿傻募夹g(shù)指標(biāo)如下：

（1）支持時(shí)分雙工（Time Division Duplex，TDD）和頻分雙工（Frequency Division Duplex，F(xiàn)DD）模式；

（2）支持1.5 MHz、3 MHz、5 MHz、10 MHz、15 MHz和20 MHz信道帶寬；

（3）支持子載波間隔為15 kHz；

（4）支持采樣數(shù)據(jù)精度為12 bit；

（5）支持正交相移鍵控（Quadrature Phase Shift Keying，QPSK）、正交幅度調(diào)制（16QAM）、相正交振幅調(diào)制（64QAM）下行解調(diào)功能；

（6）支持正常循環(huán)前綴（Normal CP）和擴(kuò)展循環(huán)前綴（Extended CP）；

（7）支持LTE和LTE-A增強(qiáng)特性，包括載波聚合（最大支持5載波聚合，含intra-band、inter-band載波聚合）。

本基帶板是面向LTE-A處理能力的需求進(jìn)行設(shè)計(jì)的，由于基帶板的最大支持帶寬是20 MHz，該帶寬下的采樣率為30.72 Mb/s，采樣的每個(gè)基帶數(shù)據(jù)都是由16位的I路數(shù)據(jù)和16位的Q路數(shù)據(jù)組成，此時(shí)單天線的數(shù)據(jù)速率為30.72 Mb/s×（16+16）=0.983 04 Gb/s，由于基帶板最大支持5載波聚合，則基帶板需要提供的傳輸速率為5×0.983 04 Gb/s=4.915 20 Gb/s?；诖诵枨?，并且為了保證核心處理器有足夠的內(nèi)部資源供電路使用，基帶板采用FPGA作為核心處理器，型號(hào)為XC7Z100-2FFG900I。該芯片是Zynq?-7000系列芯片中內(nèi)部資源最豐富的一款芯片，包含一個(gè)雙核的ARM處理器和通用的邏輯部分，邏輯部分和ARM部分協(xié)同工作，其CPU頻率高達(dá)1 GHz。該FPGA芯片支持的外設(shè)接口包括：

（1）豐富的存儲(chǔ)器接口：動(dòng)態(tài)內(nèi)存控制器支持DDR3、DDR3L、DDR2和LPDDR2內(nèi)存，靜態(tài)存儲(chǔ)器控制器支持NAND閃存接口；

（2）DDR控制器和相關(guān)的以太網(wǎng)接口：支持DDR3的速度可高達(dá)1 833 Mb/s；

（3）PCIe接口：可根據(jù)系統(tǒng)設(shè)計(jì)要求進(jìn)行配置，在2.5 Gb/s或5.0 Gb/s數(shù)據(jù)速率下運(yùn)行；

（4）GTX收發(fā)器：采用倒裝芯片封裝的高性能GTX收發(fā)器，能夠提供高達(dá)12.5 Gb/s的線路速率。

除此之外，XC7Z100芯片支持的外設(shè)還包括兩個(gè)支持IEEE Std 802.3和IEEE Std 1588 2.0版的10/100/1 000三速以太網(wǎng)MAC外設(shè)，兩個(gè)USB 2.0 OTG外設(shè)，兩個(gè)SD/SDIO2.0/MMC3.31兼容控制器以及兩個(gè)高速UARTs等，滿足基帶板的需求。

本文在進(jìn)行存儲(chǔ)器件的選型時(shí)，緩存10 min基帶數(shù)據(jù)的存儲(chǔ)器選用mSATA。由于mSATA在數(shù)據(jù)傳輸過程中可能會(huì)發(fā)生中斷，實(shí)時(shí)性不能滿足要求，因此在XC7Z100芯片的外部連接了一片DDR3存儲(chǔ)器，以保證mSATA與FPGA之間數(shù)據(jù)的良好傳輸。XC7Z100芯片的邏輯部分完成基帶接收解調(diào)工作，ARM部分負(fù)責(zé)配置調(diào)度控制，這兩部分在工作時(shí)，需要存儲(chǔ)大量數(shù)據(jù)，因此設(shè)計(jì)時(shí)在XC7Z100芯片外部設(shè)計(jì)了外部存儲(chǔ)器，均采用兩個(gè)16 bit的DDR3并聯(lián)成32 bit的方式作為存儲(chǔ)器件進(jìn)行緩存。整體架構(gòu)如圖1所示。

圖1中射頻板采集的兩路基帶數(shù)據(jù)傳入基帶板，mSATA作為存儲(chǔ)基帶數(shù)據(jù)的容器存儲(chǔ)兩路基帶數(shù)據(jù)，由邏輯部分連接的一片DDR3作為緩存。圖中的NAND Flash和SD卡作為基帶板上FPGA上電的兩種上電模式，兩個(gè)存儲(chǔ)器均配置了XC7Z100芯片的啟動(dòng)程序，SD卡未插入時(shí)，NAND Flash作為默認(rèn)的啟動(dòng)程序，在SD卡插入時(shí)，默認(rèn)從SD卡啟動(dòng)。與ARM部分相連的兩個(gè)DDR3用作ARM部分的緩存，33.33 MHz的晶振作為ARM外部處理的時(shí)鐘。邏輯部分的看門狗用來檢測系統(tǒng)運(yùn)行是否正常，各種時(shí)鐘的晶振作為邏輯部分外部所需的時(shí)鐘，經(jīng)過基帶板處理之后的基帶數(shù)據(jù)經(jīng)過PCIe接口傳到層二處理板中?；鶐О逯行枰紤]可行性的元器件，最終確定型號(hào)如表1所示。

表1 元器件選型

在此之前已經(jīng)確定了XC7Z100芯片符合需求，接下來主要針對(duì)mSATA、DDR3、PCIe總線進(jìn)行可行性分析，主要是分析其存儲(chǔ)能力和總線能力是否滿足需求。

2.2 存儲(chǔ)能力分析

2.2.1 mSATA存儲(chǔ)

基帶板支持的20 MHz帶寬下采樣點(diǎn)2 048個(gè)，支持子載波間隔為15 kHz，則每一路基帶數(shù)據(jù)的最高時(shí)鐘速率為2 048×15 kHz=30.72 MHz。由于采樣的數(shù)據(jù)精度為12 bit，通過PCIe總線以雙通道的方式向基帶板傳輸數(shù)據(jù)，因此可以計(jì)算每秒鐘存儲(chǔ)的基帶數(shù)據(jù)為12×2×2×30.72 Mb=1 474.56 Mb。那么mSATA 10 min所存儲(chǔ)的數(shù)據(jù)量為1 474.56 Mb×10×60=110.59 GB?；鶐О逯羞x用的mSATA型號(hào)內(nèi)存容量為500 GB，存儲(chǔ)能力遠(yuǎn)遠(yuǎn)滿足要求。

2.2.2 DDR3存儲(chǔ)

在基帶板中設(shè)計(jì)了五片DDR3，其中一片用于mSATA傳輸數(shù)據(jù)的緩沖內(nèi)存，由于只是彌補(bǔ)mSATA的實(shí)時(shí)性，因此對(duì)該DDR3的要求不高；其中兩片DDR3用于XC7Z100芯片ARM部分的緩存，即緩存ARM部分的配置程序；還有兩片DDR3用于基帶處理過程中信道估計(jì)之后數(shù)據(jù)的存儲(chǔ)。具體連接情況和用途如表2所示。

表2 基帶板上各DDR3用途

在這些DDR3存儲(chǔ)器中，用于基帶處理過程中的緩存數(shù)據(jù)量最大，因此若該DDR3的存儲(chǔ)能力滿足需求，其他DDR3必然也能夠滿足要求。在計(jì)算該DDR3存儲(chǔ)數(shù)據(jù)量時(shí)，按照LTE-A下行基帶處理的最大配置來計(jì)算，具體配置如表3所示。

表3 配置信息

該DDR3存儲(chǔ)以子幀為單位，由36.211協(xié)議[11]可知20 MHz信道帶寬下對(duì)應(yīng)的傳輸帶寬為100個(gè)資源塊（RB）。在Normal CP情況下，可以計(jì)算一個(gè)RB包含了84個(gè)資源元素（RE），因此在20 MHz下，一個(gè)子幀包含了兩個(gè)時(shí)隙，可以計(jì)算得出一個(gè)子幀包含了1 200×14=16 800個(gè)RE。每個(gè)RE攜帶2個(gè)頻域數(shù)據(jù)和4個(gè)H值，相當(dāng)于6個(gè)數(shù)據(jù)，而每個(gè)數(shù)據(jù)包含4 Byte，因此可以計(jì)算出每個(gè)子幀中需要存儲(chǔ)的最大數(shù)據(jù)量是16 800×6×4=403 200 Byte，即使考慮需要緩沖多個(gè)子幀的情況，總的存儲(chǔ)需求也遠(yuǎn)遠(yuǎn)小于一個(gè)DDR3的存儲(chǔ)容量。

2.3 總線能力分析

2.3.1 PCIe總線

PCIe總線將GTXE2收發(fā)器用于Xilinx 7000系列，能夠與XC7Z100芯片完美兼容。XC7Z100芯片支持PCIe總線8B/10B編解碼方式，并且可根據(jù)系統(tǒng)設(shè)計(jì)要求配置PCIe總線的時(shí)鐘以及通道數(shù)[12]。本文中基帶板接收兩路基帶數(shù)據(jù)，數(shù)據(jù)傳輸速率可達(dá)到5.0 Gb/s。由于LTE-A空口監(jiān)測儀的背板可插入10塊基帶板用于上下行的基帶處理，因此可以通過配置鎖相環(huán)使得不同的基帶板共享同一個(gè)采樣時(shí)鐘，保證每塊基帶板的采樣時(shí)鐘同步，從而嚴(yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。

2.3.2 SATA總線

在基帶板接收數(shù)據(jù)時(shí)，數(shù)據(jù)精度為12 bit，通過PCIe總線以雙通道的方式向基帶板傳輸數(shù)據(jù)，傳輸數(shù)據(jù)分為兩路，由此可以計(jì)算每秒鐘存儲(chǔ)的基帶數(shù)據(jù)為12×2×2×30.72 Mb=1 474.56 Mb，即mSATA需要的傳輸速率為1.47 Gb/s。

SATA總線所需的吞吐量遵循LTE-A下行基帶處理中需要的吞吐量，限于篇幅，加之已有前人對(duì)LTE-A下行吞吐量進(jìn)行深入的研究，因此本文直接加以運(yùn)用。在20 MHz的帶寬下，TDD-LTE單載波下行峰值吞吐量可達(dá)到160 Mb/s，Cat5進(jìn)行測試時(shí)，F(xiàn)DD-LTE下行單UE的吞吐量能夠達(dá)到127 Mb/s[13-14]。

SATA接口先后出現(xiàn)了SATA 1.×、SATA 2.×、SATA 3.×版本，最大傳輸速率分別對(duì)應(yīng)1.5 Gb/s、3 Gb/s和6 Gb/s[15]。本設(shè)計(jì)選用的三星硬盤采用了SATA3.0接口，傳輸速率理論最大可以達(dá)到6 Gb/s，接口支持高達(dá)600 MB/s帶寬吞吐量，總線的傳輸速率和帶寬吞吐量均能滿足要求。

2.3.3 DDR總線

在基帶處理過程中，XC7Z100芯片需要對(duì)接收數(shù)據(jù)完成數(shù)據(jù)的處理工作，處理過程如圖2所示。

基帶板接收的兩路基帶數(shù)據(jù)首先需要解OFDM基帶信號(hào)，然后計(jì)算出CRS在時(shí)頻資源網(wǎng)格中的位置，從而進(jìn)行導(dǎo)頻分離，將取出的導(dǎo)頻信號(hào)進(jìn)行信道估計(jì)，估計(jì)輸出的H矩陣作為信號(hào)檢測的輸入信號(hào)，而用戶參考信號(hào)、同步信號(hào)以及各個(gè)信道資源依次按照其解資源映射規(guī)則進(jìn)行解資源映射，解出來的各信號(hào)以及信道資源依次經(jīng)過信號(hào)檢測、解調(diào)、解擾、信道譯碼（其中PBCH信道譯碼成功后得到系統(tǒng)信息塊（MIB）），最終把處理結(jié)束的比特?cái)?shù)據(jù)上傳到層二處理板進(jìn)行上層處理。

XC7Z100芯片中的DDR3控制器最大支持32位寬，考慮到在基帶數(shù)據(jù)的處理過程中信道估計(jì)的數(shù)據(jù)量較大，并且需要減少數(shù)據(jù)傳輸過程中的延遲，因此設(shè)計(jì)中采用兩片16位寬的DDR3并聯(lián)的方式進(jìn)行緩存。在計(jì)算基帶處理過程中每秒傳輸?shù)臄?shù)據(jù)量之前，需要先確定信道估計(jì)后單個(gè)RE包含的數(shù)據(jù)量。在信道估計(jì)模塊工作時(shí)，輸入數(shù)據(jù)為兩路頻域數(shù)據(jù)，輸出為估計(jì)后的H矩陣，而輸出的H矩陣需要考慮2發(fā)2收模式，因此單個(gè)RE的數(shù)據(jù)量包括2個(gè)頻域數(shù)據(jù)和4個(gè)H值。由于輸入的兩路頻域數(shù)據(jù)，每個(gè)數(shù)據(jù)包含16 bit的I路數(shù)據(jù)和16 bit的Q路數(shù)據(jù)，同樣每個(gè)H矩陣包含了16+16=32 bit的數(shù)據(jù)量，因此單個(gè)RE攜帶的數(shù)據(jù)量為2×（16+16）+4×32=192 bit，從而可以計(jì)算每秒鐘傳輸?shù)臄?shù)據(jù)量為192×1 200×14×100=322.56 Mb，即基帶處理過程中所需的傳輸速率為322.56 Mb/s。本文所選的型號(hào)為MT41K256M16HA-125IT：E的DDR3芯片最高傳輸速率能夠達(dá)到1600 Mb/s，并且在XC7Z100芯片中DDR控制器支持的范圍內(nèi)，符合要求。

3 測試

3.1 PCIe接口測試

LTE-A空口監(jiān)測儀中基帶板提供PCIe Gen2接口，PCIe接口通過P2連接器連接到監(jiān)測儀的PCIe背板。本文通過對(duì)PCIe接口進(jìn)行測試來驗(yàn)證PCIe信號(hào)能夠正常傳輸，若PC機(jī)與基帶板的PCIe接口能夠正常連接，則證明PCIe接口功能正常。在測試PCIe通信功能之前需要將基帶板插入到監(jiān)測儀的PCIe機(jī)箱中，在設(shè)備管理器中查看是否有新硬件顯示，若出現(xiàn)未安裝驅(qū)動(dòng)的新硬件選擇安裝公司提供的PCIe驅(qū)動(dòng)軟件，安裝完成之后，在設(shè)備管理器的LTE-A設(shè)備中發(fā)現(xiàn)“L1_Xilinx_PCIe”設(shè)備，說明基帶板與背板之間的硬件連接沒有問題。如圖3所示，證明了PCIe接口可以正常與PC機(jī)通信。

3.2 DDR3測試

DDR3以及mSATA的可行性均是通過Vivado工具進(jìn)行測試驗(yàn)證。Vivado是2012年Xilinx公司發(fā)布的一套集成設(shè)計(jì)環(huán)境，該環(huán)境結(jié)合了各種可編程技術(shù)，能夠在滿足客戶需求的條件下定制設(shè)計(jì)流程[16]。相比Xilinx的ISE，Vivado工具的出現(xiàn)提升了設(shè)計(jì)的生產(chǎn)力以及升級(jí)擴(kuò)展能力，加速了FPGA的設(shè)計(jì)。

圖2 下行基帶數(shù)據(jù)處理過程

圖3 PCIe設(shè)備測試結(jié)果

在測試DDR3可行性時(shí)主要是測試其功能，若DDR3能夠正常讀寫，那么DDR3的可行性就得到了驗(yàn)證，當(dāng)然其傳輸速率以及吞吐量同樣能夠滿足要求。雖然基帶板上有5片DDR3分別作三種用途，但是DDR3都是通過Vivado軟件進(jìn)行可行性測試，并且測試過程相同。因此在DDR3的測試過程中，本文以XC7Z100芯片邏輯部分連接的兩片DDR3為例進(jìn)行測試，其他DDR3的測試參考該DDR3的測試過程。

在測試DDR3之前，將PC機(jī)連接至基帶板上XC7Z100芯片的JTAG接口，該接口為2×7的連接座，PC機(jī)打開Vivado工具，若基帶板不插入機(jī)箱中測試，則需要額外提供一個(gè)40 MHz的時(shí)鐘。測試過程如下所示：

（1）在例程中打開mig_7series_0_example文件，該文件中存儲(chǔ)了DDR3測試的配置程序；

（2）建立連接，將Vivado工具連接到基帶板；

（3）錄入程序，將生成的比特流文件加載到基帶板中；

（4）確定觸發(fā)信號(hào)為上升沿觸發(fā)，運(yùn)行觸發(fā)器，查看數(shù)據(jù)觸發(fā)值，最終觸發(fā)結(jié)果如圖4所示。

圖4 DDR3測試結(jié)果

圖4中信號(hào)觸發(fā)值為1，init_calib_complete信號(hào)波形顯示為高，說明該DDR3運(yùn)行正常，由此可以驗(yàn)證該DDR3存儲(chǔ)器可行。

3.3 mSATA測試

mSATA負(fù)責(zé)存儲(chǔ)基帶板接收的基帶數(shù)據(jù)，為了防止測試mSATA過程中基帶板上的其他硬件出現(xiàn)問題，將其放在其他硬件測試結(jié)束之后進(jìn)行測試。與DDR3測試過程相似，通過對(duì)mSATA進(jìn)行功能測試驗(yàn)證mSATA的傳輸速率以及吞吐量達(dá)到要求。在測試之前，將PC機(jī)連接至基帶板上XC7Z100芯片的JTAG接口，該接口為2×7的連接座，PC機(jī)打開Vivado軟件，測試過程如下所示：

（1）建立連接，加載測試配置文件；

（2）添加觸發(fā)信號(hào)，修改上升沿觸發(fā)；

（3）點(diǎn)擊觸發(fā)，查看link_UP_0是否為高，運(yùn)行結(jié)果如圖5所示。

圖5 mSATA測試結(jié)果

圖5中觸發(fā)值為1，link_UP_0信號(hào)波形顯示為高，說明mSATA運(yùn)行正常，由此可以驗(yàn)證mSATA存儲(chǔ)器可行。

3.4 系統(tǒng)測試

本文將基帶板卡插入LTE-A空口監(jiān)測儀中，先依照LTE-A空中接口監(jiān)測分析儀表測試規(guī)范要求配置小區(qū)信息，再利用儀表解析其配置信息。通過儀表解析MIB信息的正確性以驗(yàn)證下行基帶處理流程的正確性。

以FDD模式為例，配置基站帶寬為20 MHz，輔助被測終端接入該小區(qū)，小區(qū)配置信息如圖6所示。

圖6 小區(qū)配置信息

圖7 儀表解析出的MIB信息

圖7為LTE-A空口監(jiān)測儀解析出的MIB信息，解析出的16 bit MIB信息為1010100010100101，其中下行帶寬掩碼為101，表示下行帶寬為20 MHz；信道持續(xù)時(shí)間掩碼為0，表示在時(shí)域中，每個(gè)PHICH組所占的OFDM符號(hào)個(gè)數(shù)均為1；信道資源掩碼為10，表示phich-Resource參數(shù)為“one”；MIB信息中的systemFrameNumber字段只能傳輸系統(tǒng)幀號(hào)的高8位，系統(tǒng)幀號(hào)的前8 bit掩碼為00101001；傳輸天線配置端口參數(shù)占2 bit，掩碼為01，表示傳輸天線配置端口為2。

由此可見，LTE-A空口監(jiān)測儀可正確解析出MIB，驗(yàn)證了下行基帶處理流程的正確性，同時(shí)也進(jìn)一步驗(yàn)證了基帶板卡整體設(shè)計(jì)的可行性。

4 結(jié)束語

國內(nèi)對(duì)基帶板的研究已經(jīng)日趨成熟，但是目前依然缺少專門對(duì)基帶板可行性分析的相關(guān)資料，而僅限于通過實(shí)現(xiàn)來驗(yàn)證其可行性。因此本文提出了在硬件設(shè)計(jì)之前對(duì)可行性進(jìn)行分析，防止在實(shí)現(xiàn)時(shí)芯片資源不足而導(dǎo)致人力和時(shí)間等資源的浪費(fèi)。本文以LTE-A空口監(jiān)測分析儀的下行基帶板為例進(jìn)行可行性分析，主要分析FPGA、DDR3、mSATA以及PCIe總線相關(guān)的可行性，經(jīng)過最終測試證明了本文提出的可行性分析思路的正確性。本文的研究內(nèi)容不僅確定了LTE-A空口監(jiān)測儀中基帶板的芯片選型，大大降低了基帶板設(shè)計(jì)的風(fēng)險(xiǎn)，同時(shí)也為其他硬件的芯片選型提供參考。