一種適用于音頻調(diào)制的混合架構(gòu)低功耗Σ-Δ 調(diào)制器

安勝彪 ，夏 爽，王 敏，陳國通，楊瑞霞

(1. 河北工業(yè)大學(xué)電子信息工程學(xué)院，天津 300401；2. 河北科技大學(xué)信息科學(xué)與工程學(xué)院，石家莊 050018)

隨著物聯(lián)網(wǎng)時(shí)代的到來，需要更多性能優(yōu)良的模數(shù)轉(zhuǎn)換器來優(yōu)化無線傳感網(wǎng)絡(luò)．例如環(huán)境信息監(jiān)測、體征監(jiān)測和交互式多媒體系統(tǒng)等，都需要模數(shù)轉(zhuǎn)換器具有較高信號(hào)噪聲失真比(SNDR)．因SAR ADC 的結(jié)構(gòu)特點(diǎn)，其主要應(yīng)用于中低速、中等分辨率的傳感網(wǎng)絡(luò)中[1-2]．SAR ADC 雖具有很高的功耗效率，但是由于集成電路元件間匹配精度的限制，SAR ADC 很難實(shí)現(xiàn)高的精度．通常為了實(shí)現(xiàn)高精度SAR ADC，需要加入額外的校正電路，但這往往是以額外的硬件資源和降低系統(tǒng)的轉(zhuǎn)換速率為代價(jià)的，甚至還會(huì)大大增加電路的實(shí)現(xiàn)成本，比如電路出廠后的激光校正過程．而Σ-Δ ADC 則由于采用了過采樣和噪聲整形技術(shù)，大大降低了對(duì)元器件匹配的要求，很容易實(shí)現(xiàn)12位以上的轉(zhuǎn)換精度[3]．鑒于這兩種類型ADC 的優(yōu)點(diǎn)，提出了一種將SAR ADC 和Σ-Δ ADC 相結(jié)合的架構(gòu). ADC 通過噪聲整形和過采樣(OSR)技術(shù)不僅降低了所需信號(hào)頻帶中的量化噪聲，提高了模數(shù)轉(zhuǎn)換器SNDR(信號(hào)噪聲失真比)[4]，同時(shí)也降低了調(diào)制器功耗.

1 調(diào)制器結(jié)構(gòu)框架

高階噪聲整形需要具有運(yùn)算放大器的高階積分器，同時(shí)OSR 需要高速采樣工作，這也將增加ADC的總功耗．綜合考慮，該調(diào)制器選用前饋架構(gòu)，該架構(gòu)對(duì)積分器中的運(yùn)算放大器失真不敏感[5]，選擇多位量化器ADC 來降低放大器的轉(zhuǎn)換速率，以降低ADC的整體功耗[6]．

當(dāng)ADC 中的多位量化器由Flash ADC 實(shí)現(xiàn)時(shí)，由于通過電阻網(wǎng)絡(luò)的靜態(tài)電流和多個(gè)比較器的動(dòng)態(tài)電流，ADC 的功率仍然很大．此外，在傳統(tǒng)的前饋調(diào)制器中，在ADC 的輸入節(jié)點(diǎn)處需要使用放大器構(gòu)成的有源模擬加法器，這額外增加了調(diào)制器的功耗[7]．

綜上所述采用了一種不含有源模擬加法器的多位前饋ADC 實(shí)現(xiàn)方案[8]，積分器采用無靜態(tài)電流的環(huán)形放大器實(shí)現(xiàn)[9-10]，嵌入SAR ADC 的無源加法器采用分離電容陣列和動(dòng)態(tài)比較器實(shí)現(xiàn)．方案構(gòu)架如圖1 所示．

圖1 本文提出的Σ-Δ調(diào)制器構(gòu)架Fig.1 Proposed Σ-Δ modulator

2 芯片電路設(shè)計(jì)

根據(jù)調(diào)制器系統(tǒng)框架圖，并綜合調(diào)制器的功能和性能相關(guān)參數(shù)，設(shè)計(jì)出了該調(diào)制器的電路級(jí)實(shí)現(xiàn)結(jié)構(gòu)，其由可重復(fù)使用的5 bit SAR ADC 和兩個(gè)積分器組成，如圖2 所示．在ADC 的采樣階段Φ1期間，SAR ADC 的電容器陣列對(duì)輸入信號(hào)進(jìn)行采樣，并且電容器CS 對(duì)積分器輸出進(jìn)行采樣．在該采樣操作之后，SAR ADC 在SAR 邏輯的控制下以二進(jìn)制搜索方式量化采樣信號(hào)并通過DAC 輸出．之后，在電容器陣列的頂板上產(chǎn)生余差電壓VRES．

式中：VIN是輸入采樣信號(hào)；是DAC 的輸出電壓．然后在ADC 的積分階段Φ2期間由兩級(jí)積分器處理該余差電壓，當(dāng)前采樣的數(shù)字輸出可以表示為

式中：H(k)是積分器的傳遞函數(shù)；Q(k)表示ADC 的量化噪聲與比較器噪聲的和．將式(1)代入式(2)，得到

2.1 SAR ADC單元電路設(shè)計(jì)

在所提出的調(diào)制器架構(gòu)中，SAR ADC 不僅用作量化器，還用于調(diào)制器中的信號(hào)采樣．

這種復(fù)用技術(shù)的另一個(gè)優(yōu)點(diǎn)是所提出的ADC 中輸入前饋，進(jìn)而可以降低與ADC 輸入信號(hào)無關(guān)的積分器擺動(dòng)，同時(shí)降低對(duì)運(yùn)算放大器的性能要求，包括運(yùn)放的開環(huán)增益和電源電壓等[11]．

圖2 本文提出的Σ-Δ 調(diào)制器電路結(jié)構(gòu)Fig.2 Circuit structure of the proposed Σ-Δ modulator

由于輸入信號(hào)直接采樣到SAR ADC 的電容器陣列上，因此加法器僅需要對(duì)兩個(gè)積分器的輸出求和，該信號(hào)幅值在多位ADC 中通常非常?。虼薃DC 前面不需要全擺幅的模擬加法器．利用可重復(fù)使用的SAR ADC 和前饋拓?fù)洌珹DC 幾乎可以實(shí)現(xiàn)軌至軌的輸入信號(hào)范圍．因此，可以使用小電容器來滿足系統(tǒng)對(duì)熱噪聲的要求．盡管ADC 花費(fèi)1/2 時(shí)鐘周期來采樣積分器的輸出，但小的采樣電容器CS 將降低對(duì)第2 級(jí)積分器的要求[12]．

異步SAR ADC 是所提出的ADC 架構(gòu)中的可重用量化器．通過使用異步時(shí)鐘發(fā)生器可以避免高頻片外時(shí)鐘．其工作程序可分為采樣、再分配和模數(shù)轉(zhuǎn)換．SAR ADC 采用改進(jìn)的切換方案來降低開關(guān)能量耗散和單位電容器的數(shù)量．與使用傳統(tǒng)開關(guān)時(shí)序的SAR ADC 相比，單位電容的數(shù)量可減少1/2．這意味著只需要16 個(gè)單位電容即可實(shí)現(xiàn)5 位模數(shù)轉(zhuǎn)換，從而將5 位ADC 的電路元件減少了1/2[13]．通過切換最后一個(gè)單位電容的一側(cè)來捕獲最終的5 位殘余誤差，而不是像傳統(tǒng)結(jié)構(gòu)在轉(zhuǎn)換階段保持不變．這樣也可降低芯片功耗，節(jié)省芯片面積．SAR ADC 電路結(jié)構(gòu)如圖3 所示．

2.2 積分器單元電路

積分器通過反饋環(huán)路中的電容充放電來實(shí)現(xiàn)求和的功能，本文所設(shè)計(jì)的積分器是雙端輸入雙端輸出的積分器，圖4 所示為本文所設(shè)計(jì)的積分器結(jié)構(gòu)，內(nèi)部主要包含3 個(gè)模塊：運(yùn)算放大器，共模反饋電路，偏置電路．圖4 中，φ1、φ1a為采樣開關(guān)，φ2、φ2a為積分開關(guān)，皆為傳輸門，用兩互不交疊的時(shí)鐘控制．φ1、φ1a閉合，φ2、φ2a斷開，在此期間內(nèi)，量化器進(jìn)行采樣和轉(zhuǎn)換工作，即第1 級(jí)積分器的采樣．同時(shí)，第2 級(jí)積分器對(duì)第1 級(jí)積分器結(jié)果進(jìn)行采樣．φ2、φ2a閉合，φ1、φ1a斷開，在此期間內(nèi)，量化器的量化結(jié)果通過DAC 反饋到輸入端，與輸入信號(hào)相減送入積分器．第1 級(jí)積分器對(duì)差值信號(hào)進(jìn)行積分，第2 級(jí)積分器對(duì)第1 級(jí)結(jié)果進(jìn)行積分，即積分器的輸出比輸入信號(hào)要延遲2 個(gè)量化器的輸入信號(hào)．

圖3 可復(fù)用SAR ADC結(jié)構(gòu)單元電路Fig.3 Reusable SAR ADC structural unit circuit

圖4 積分器單元電路Fig.4 Integrator unit circuit

3 版圖設(shè)計(jì)及后仿真

在SMIC 0.18μm 工藝條件下完成了版圖繪制和驗(yàn)證工作，圖5 為芯片版圖，ADC 的有效區(qū)域?yàn)?.56 mm2．在ADC 的輸入端使用自舉開關(guān)，以降低導(dǎo)通電阻的非線性[14]．使用多個(gè)單位電容單元構(gòu)建電容器，以實(shí)現(xiàn)系數(shù)的精確比率匹配．利用MIM 電容作為電路的單位電容，實(shí)現(xiàn)在小芯片面積條件下的高密度集成．電容陣列的差分結(jié)構(gòu)完全對(duì)稱分布于比較器兩側(cè)，用于提高電路整體抗噪能力，將數(shù)字控制邏輯統(tǒng)一放置在芯片后端，并對(duì)數(shù)字部分與模擬部分進(jìn)行有效隔離可以減小數(shù)字噪聲對(duì)前端模擬模塊的干擾．整體設(shè)計(jì)結(jié)構(gòu)保證ADC 模擬部分的對(duì)稱排列.

圖5 調(diào)制器芯片版圖Fig.5 Modulator chip layout

圖6 和圖7 為不同輸入情況下FFT 頻譜圖．仿真分析中Σ-Δ ADC 差分輸入0～25 kHz 正弦波，采樣頻率為3.2 MS/s，OSR＝128，并對(duì)仿真結(jié)果使用想DAC 處理后采樣進(jìn)行FFT 分析，峰值SNR＝126 dB.該芯片的總功耗為3.65 mW．模擬和數(shù)字電路的供電電壓均為1.8 V，F(xiàn)OM 為0.27 pJ/轉(zhuǎn)換．

表1 總結(jié)了所提出的ADC 的性能，并與之前同種類型和工藝條件下ADC 進(jìn)行了比較．該結(jié)構(gòu)類型的Δ-Σ ADC 各項(xiàng)性能指標(biāo)優(yōu)越，仿真分析結(jié)果證明了所提出ADC 結(jié)構(gòu)的可行性．

圖6 23 K輸入頻率下FFT頻譜圖Fig.6 FFT spectrum at 23 K input frequency

圖7 13 K輸入頻率下FFT頻譜圖Fig.7 FFT spectrum at 13 K input frequency

表1 不同結(jié)構(gòu)類型Δ-Σ ADCTab.1 Different structural types Δ-Σ ADC

4 結(jié) 論

本文針對(duì)目前快速發(fā)展的電子信息技術(shù)，提出了一種適用于音頻處理模數(shù)轉(zhuǎn)換器的低功耗、高分辨率調(diào)制器方案2 階5 位量化結(jié)構(gòu)的Σ-Δ 調(diào)制器．

(1)調(diào)制器除了應(yīng)用最基本的提高系統(tǒng)的過采樣率(OSR)、量化器位數(shù)以及積分器的階數(shù)外，設(shè)計(jì)了基于SAR 結(jié)構(gòu)可復(fù)用量化器Σ-Δ 調(diào)制器，將量化器中不存在靜態(tài)功耗的動(dòng)態(tài)SAR 比較器進(jìn)行重復(fù)使用，以及將有源加法器替換為無源加法器等方式，進(jìn)一步降低了系統(tǒng)功耗和芯片面積，并提升了調(diào)制器的有效精度．

(2)通過對(duì)電路結(jié)構(gòu)優(yōu)化，在過采樣率為32 的條件下，對(duì)0～25 kHz 模擬輸入信號(hào)進(jìn)行FFT 頻率分析，其分辨率可達(dá)18 bit，功耗3.65 mW?？梢钥闯?，該結(jié)構(gòu)調(diào)制器在滿足低功耗要求的同時(shí)滿足音頻應(yīng)用對(duì)精度的需求．相對(duì)其他0.18 μm CMOS 工藝實(shí)現(xiàn)的調(diào)制器性能，該結(jié)構(gòu)具有較高的數(shù)據(jù)轉(zhuǎn)換效率和更好的優(yōu)值．通過與其他結(jié)構(gòu)類型Σ-Δ ADC 進(jìn)行對(duì)比分析，顯示該結(jié)構(gòu)的創(chuàng)新和優(yōu)越性．