基于信號(hào)完整性的高速PCB優(yōu)化設(shè)計(jì)與研究

袁為群，宋建遠(yuǎn)，陳世榮

（1. 崇達(dá)技術(shù)股份有限公司，廣東 深圳 518132；2. 廣東工業(yè)大學(xué) 輕工化工學(xué)院，廣東 廣州 510090）

電子信息產(chǎn)業(yè)進(jìn)入5G時(shí)代帶來新一代印制電路板的設(shè)計(jì)開發(fā)[1]，PCB的設(shè)計(jì)密度也在不斷增加，保證信號(hào)完整性成為高速數(shù)字PCB設(shè)計(jì)的重點(diǎn)關(guān)注問題[2]. PCB板設(shè)計(jì)則是高速數(shù)字電路設(shè)計(jì)中保證高速電路運(yùn)行安全性的最關(guān)鍵因素[3]. 這需要PCB在產(chǎn)品前端設(shè)計(jì)和工藝上進(jìn)行重點(diǎn)研究. 鄭常斌[4]通過分析串?dāng)_和反射的形成機(jī)理，得出解決PCB上的串?dāng)_和信號(hào)反射等信號(hào)完整性的方法和設(shè)計(jì)規(guī)則. 秦德淳等[5]探討了阻抗匹配的原因、目的，以及應(yīng)用于電路設(shè)計(jì)的一些經(jīng)驗(yàn)法則. 王磊[6]借助阻抗設(shè)計(jì)軟件對(duì)電路板傳輸線的導(dǎo)線寬度、導(dǎo)線間距、填充截至進(jìn)行仿真，使阻抗匹配以保證數(shù)據(jù)的高速傳輸. 張華[7]基于電磁建模仿真結(jié)合電路系統(tǒng)的分析方法，試圖建立設(shè)計(jì)規(guī)則用來指導(dǎo)高速電路的設(shè)計(jì). 滕麗[8]對(duì)互連通道的微帶線和過孔創(chuàng)建仿真模型，并通過數(shù)據(jù)眼圖評(píng)估傳輸通道的信號(hào)質(zhì)量. 這些研究論文主要從信號(hào)完整性分析、PCB設(shè)計(jì)、過孔仿真對(duì)信號(hào)完整性的某方面進(jìn)行闡述，至于信號(hào)傳輸線在制造過程中會(huì)出現(xiàn)什么具體問題少有論及.

本文將結(jié)合信號(hào)完整性的串?dāng)_、反射和電磁干擾的分析方法，分析高速PCB設(shè)計(jì)中存在的銅橋、阻抗線和導(dǎo)通孔的制作問題，借助案例分析優(yōu)化設(shè)計(jì)并進(jìn)行試驗(yàn)證明，進(jìn)而完善信號(hào)完整性設(shè)計(jì)規(guī)則，闡明高速PCB設(shè)計(jì)需要與可制造性相結(jié)合，以提升高速PCB的電氣性能和信號(hào)質(zhì)量.

1 相關(guān)理論

1.1 信號(hào)完整性

高頻高速PCB傳輸速率20 Gbps以上，高速電路信號(hào)完整性分析在國內(nèi)外受到廣泛的重視. 從廣義上講，信號(hào)完整性指的是在高速產(chǎn)品中由互連線引起的所有問題，它主要研究互連線與數(shù)字信號(hào)的電壓電流波形相互作用時(shí)其電氣特性參數(shù)如何影響產(chǎn)品的性能. 電磁干擾、反射和串?dāng)_是信號(hào)完整性問題的3個(gè)主要方面.

(1) 電磁干擾EMI(Electron Magnetic Interference). 由基爾霍夫定律可知，第一電流總是在閉合回路中流動(dòng)，第二回路電流總是從阻抗最小的路徑通過，即信號(hào)從走線上流過，回流信號(hào)在走線下方的參考層中流過. 因此，控制EMI最重要的原則就是控制回路面積.

(2) 反射. 反射是指信號(hào)在傳輸線上的回波. 信號(hào)功率的一部分傳輸?shù)骄€上并到達(dá)負(fù)載，一部分被反射了. 避免反射需要具備2個(gè)條件：第一，導(dǎo)線無限長；第二，導(dǎo)線必須是絕對(duì)均勻的. 當(dāng)在參考層上存在著一個(gè)縫隙，一條阻抗受控的走線穿過了這個(gè)縫隙，回流信號(hào)一定會(huì)繞過這個(gè)縫隙，再次回到走線下方，從而使走線的整體形狀發(fā)生改變，引起阻抗不連續(xù).

(3) 串?dāng)_. 信號(hào)之間的耦合稱為串?dāng)_，它是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，因電磁耦合對(duì)相鄰的傳輸線產(chǎn)生的不期望的電壓噪聲干擾，分為電容性耦合串?dāng)_和電感性耦合串?dāng)_. 當(dāng)面對(duì)串?dāng)_問題時(shí)，可以把所有的敏感走線都設(shè)置為帶狀線[9].

1.2 高速PCB的阻抗控制

高速電路采用的元器件集成度高，速度快，引出端子多，密度高，層數(shù)至少16層，能控制傳輸線的特性阻抗[10]. 特性阻抗就是傳輸線和介質(zhì)共同作用結(jié)果下的阻止電磁場變化傳播的固有特性，因而和傳輸線的寬度、厚度、離參考層間距及介電參數(shù)等有關(guān). 傳輸線的特性阻抗是影響信號(hào)品質(zhì)的最重要因素，如果信號(hào)傳播過程中阻抗始終保持一致，那么信號(hào)可以很平穩(wěn)地向前傳播. 當(dāng)阻抗發(fā)生了改變時(shí)，信號(hào)能量中的一部分反射回來，信號(hào)傳輸?shù)倪B續(xù)性就被破壞，將導(dǎo)致信號(hào)失真.

2 案例分析

客戶設(shè)計(jì)了一款高速PCB板，做了V1.1,V1.2測試版本，20層通孔板，單板設(shè)計(jì)尺寸470 mm×416 mm，最小孔徑0.25 mm且孔數(shù)5萬個(gè)以上，板厚3 mm，采用低損耗高速板材，樹脂塞孔和背鉆工藝. 阻抗線公差很嚴(yán)格，例如內(nèi)層差分線阻抗為90±4 Ω和100±5 Ω，外層差分線阻抗為100±6 Ω，孔阻抗 ≥83 Ω，這些阻抗控制都是難度很高的. 客戶端把阻抗測試合格的樣品組裝后，信號(hào)完整性測試的結(jié)果并不理想. 經(jīng)過分析和優(yōu)化設(shè)計(jì)，解決了所有問題，最終升級(jí)為V1.3版本的22層盲孔板.

2.1 問題分析

任何阻抗突變都會(huì)引起電壓信號(hào)的反射和失真，這使信號(hào)質(zhì)量出現(xiàn)問題，只要信號(hào)的阻抗保持不變，就不會(huì)反射和信號(hào)失真，衰減效應(yīng)是由串聯(lián)和并聯(lián)阻抗引起的. 阻抗不僅可以描述與信號(hào)完整性相關(guān)的問題，而且還可以得到信號(hào)完整性的解決方案和設(shè)計(jì)方案[11]. 雖然樣品阻抗測試值在客戶的要求范圍內(nèi)，但這并不一定表示信號(hào)完整性驗(yàn)證合格. 因?yàn)樽杩雇蛔儠?huì)引起信號(hào)反射失真或者耦合串?dāng)_，所以要從阻抗分析入手. 下文利用信號(hào)完整性的相關(guān)理論分析問題并給出解決方案.

2.2 高速電路的阻抗線設(shè)計(jì)及優(yōu)化

阻抗線設(shè)計(jì)有單端線和差分線2種，單端線設(shè)計(jì)在內(nèi)層的焊球陣列封裝BGA(Ball Grid Array)區(qū)域下兩過孔之間的夾線，阻值50±3 Ω，內(nèi)層差分線(帶狀線)有90±5 Ω和100±5 Ω，外層差分線(微帶線[12])有100±8 Ω. 前者出現(xiàn)的問題在于銅橋作為參考層帶來的參考層不連續(xù)性，后者發(fā)生的問題在于內(nèi)層差分線寬的控制和外層差分線設(shè)計(jì)過長帶來的電路板可制造性不好.

2.2.1 地層銅橋設(shè)計(jì)與優(yōu)化分析

BGA區(qū)域單線用銅橋作為參考層，如圖1所示，阻抗單線寬0.15 mm，對(duì)應(yīng)的銅橋?qū)挾?.15 mm，銅橋所在層的基銅厚140 μm. 根據(jù)參考層的有關(guān)理論，為了保持參考層連續(xù)性，該銅橋不允許取消或減小寬度. 在V1.1版本制作時(shí)，對(duì)銅橋要求理解不到位，導(dǎo)致單線阻抗測試不好，分析是銅橋加工出來的寬度不合格. 在PCB制造過程中，兩焊盤(pad)之間的夾線在焊盤處縮小25 μm對(duì)整體阻抗沒有影響[13]. 在V1.2版本制作時(shí)，削減反焊盤，增加銅橋?qū)挾龋瑴p小阻抗線寬，如圖2所示，其中DX表示X方向距離，DY為Y方向距離，D表示距離.

圖 1 BGA區(qū)兩過孔夾單線Fig.1 One line between 2 vias in BGA

圖 2 BGA區(qū)兩過孔夾單線設(shè)計(jì)優(yōu)化后Fig.2 One line between 2 vias in BGA after optimization design

2.2.2 外層差分線設(shè)計(jì)與優(yōu)化分析

BGA區(qū)的外層差分線在V1.1、V1.2版本都設(shè)計(jì)為微帶線，如圖3所示元件面，圖中紅色為差分線，藍(lán)色為差分線的參考層，左邊大BGA的外層阻抗線直接與右邊小BGA在外層相連. 采用這種設(shè)計(jì)電路制作的樣品在組裝器件后進(jìn)行信號(hào)完整性測試結(jié)果并不好. 經(jīng)過差分線阻抗值和線寬的分析，找到問題根源為電路板尺寸大，通過外層線路把2個(gè)BGA用阻抗線連接，則差分線長度360 mm. 而外層線寬的銅厚均勻性較內(nèi)層差，蝕刻出來的線寬均勻性不好，引起左右兩端阻抗差異大，因?yàn)楦咚貾CB布線時(shí)有長距離走線，端端匹配阻抗不易設(shè)置[14].

設(shè)計(jì)仿真表明，信號(hào)經(jīng)過過孔的傳輸路徑雖短，但過孔處特性阻抗對(duì)整個(gè)傳輸鏈路信號(hào)完整性有不容忽視的影響[15]. 過孔能起到線路轉(zhuǎn)移的作用，過孔盲孔可做成微孔且傳輸路徑短，有利于實(shí)現(xiàn)信號(hào)完整性. 在元件面的差分線上加0.15 mm機(jī)械盲孔和新增1個(gè)內(nèi)層，通過盲孔把絕大部分的外層差分線轉(zhuǎn)移到新增層L7；同理，焊接面的差分線轉(zhuǎn)移到新增層L16. 這樣就把通孔板改變?yōu)槊た装宀⑶覍訑?shù)由20層改為22層，設(shè)計(jì)為L1～L8和L15～L22盲孔，中間6層芯板，即“8+6+8”盲孔結(jié)構(gòu). 如圖4所示，圖中綠色部分為轉(zhuǎn)移到內(nèi)層L7的差分線. 優(yōu)化設(shè)計(jì)后外層差分線長30 mm,大幅縮短原設(shè)計(jì)長度360 mm，比例不到9%.

圖 3 2個(gè)BGA的外層差分線Fig.3 Outerlayer differential lines in BGAs

圖 4 2個(gè)BGA外層+內(nèi)層差分線的優(yōu)化設(shè)計(jì)Fig.4 Outerlayer and innerlayer differential lines in BGAs after optimization design

2.3 高速電路的導(dǎo)通孔設(shè)計(jì)及優(yōu)化

導(dǎo)通孔是PCB上的1個(gè)重要的阻抗不連續(xù)點(diǎn). 當(dāng)高速信號(hào)通過時(shí)，導(dǎo)通孔的寄生電容會(huì)造成信號(hào)上升時(shí)間延長，傳輸速度減慢，而寄生電感會(huì)消弱電源旁路電容的濾波功能，這樣高頻高速信號(hào)在電路板中流竄而引發(fā)串?dāng)_和EMI問題[16].

導(dǎo)通孔的寄生電容估算公式為

式(1)中，C為寄生電容(pF)，T為PCB厚度(mm)，Dk為介電常數(shù)，D1為焊盤直徑(mm)，D2為反焊盤直徑(mm).

導(dǎo)通孔的寄生電感估算公式為

式(2)中，L為寄生電感(nH)，h為導(dǎo)通孔長度(mm)，d為導(dǎo)通孔直徑(mm).

由式(3)可知，加大反焊盤D2或減小焊盤D1,或減小導(dǎo)通孔直徑，可增大導(dǎo)通孔阻抗值[17].

導(dǎo)通孔0.36±0.05 mm,孔阻抗 ≥83 Ω. 在V1.1和V1.2設(shè)計(jì)，孔阻抗在80 Ω左右，達(dá)不到83 Ω. 分析得出問題在于導(dǎo)通孔的反焊盤和焊盤尺寸設(shè)計(jì)上. 根據(jù)孔阻抗的公式，加大反焊盤，減小焊盤和鉆孔直徑. 優(yōu)化設(shè)計(jì)前后數(shù)據(jù)見表1.

表 1 0.36 mm導(dǎo)通孔的優(yōu)化設(shè)計(jì)參數(shù)Table 1 The design parameter of 0.36 mm vias mm

2.4 優(yōu)化設(shè)計(jì)的試驗(yàn)結(jié)果及分析

進(jìn)行優(yōu)化設(shè)計(jì)前、后高速PCB樣品制作，進(jìn)行數(shù)據(jù)分析并驗(yàn)證升級(jí)后的優(yōu)化效果.

2.4.1 地層銅橋的制作要求

在V1.1樣品加工時(shí)，切片分析銅橋的上線寬僅0.07 mm，下線寬0.125 mm，上下差值超過0.05 mm，這導(dǎo)致參考層的連續(xù)性變差. 對(duì)V1.2進(jìn)行優(yōu)化設(shè)計(jì)中，生產(chǎn)稿適當(dāng)加大銅橋補(bǔ)償值和削減反焊盤，改變蝕刻線的工藝參數(shù)，切片見圖5，銅橋上線寬0.088 mm，下線寬0.130 mm，則上下寬度差值小于0.05 mm. 但減小過孔到銅橋的間距就增加了高層板的對(duì)位難度，對(duì)PCB廠家制作能力提高了技術(shù)要求. 銅橋制程能力分析用過程能力指數(shù)Cpk(Process Capability Index)表示，Cpk=1.37( ≥1.33)，如圖6所示，說明制程穩(wěn)定可控.

為了保證銅橋作為參考層的有效性，先得確定銅橋的制作標(biāo)準(zhǔn)：下線寬為0.13±0.02 mm，上線寬至少0.08 mm. 這樣才能保證單線阻抗值可控，客戶端的信號(hào)完整性測試效果滿足要求.

2.4.2 外層差分線的阻抗分析

外層差分線阻抗控制要求兩端差值小于8 Ω，但V1.1和V1.2的PCB制作時(shí)，從兩端測量的阻抗值有明顯差異. 共測量了15塊樣品的阻抗值如表2所示.

圖 5 優(yōu)化設(shè)計(jì)后銅橋切片圖Fig.5 X-section of copper bridge after optimization

圖 6 內(nèi)層銅橋制程能力分析Fig.6 Process capability of innerlayer copper bridge

從表2可知，大BGA端測試點(diǎn)的阻抗實(shí)測值都在100±8 Ω以內(nèi)，極差8.31 Ω；但小BGA端測試點(diǎn)的阻抗實(shí)測值偏低且有一部分超出范圍，極差9.23 Ω；兩端平均差值有8.07 Ω，這不能滿足高速電路的高傳輸速率V≥25 Gbps的要求. 為了分析兩端阻抗實(shí)測值差異的原因，選取其中12號(hào)板來測量蝕刻后的差分線寬，分別取靠近大、小BGA端的5點(diǎn)進(jìn)行測量，記錄下測量數(shù)據(jù)，如表3所示.

表 3 12號(hào)板外層100 Ω差分線的蝕刻線寬實(shí)測數(shù)據(jù)Table 3 Line width measured data of outerlayer 100 Ω differential for number 12 board

由表3可知，對(duì)于大BGA到小BGA長360 mm的差分線，整條線線寬極差超過20 μm，使兩端測試的差分阻抗差值超過8 Ω. 對(duì)優(yōu)化前后的阻抗TDR(Time Domain Reflectometry)測試波形進(jìn)行比較，如圖7和圖8所示. 按V1.3制作的樣品，外層100±8 Ω阻抗值控制效果很好，進(jìn)行阻抗測試值Cpk分析得知Cpk ≥1.66. 客戶端的信號(hào)完整性測試結(jié)果表明，優(yōu)化設(shè)計(jì)的高速PCB能夠滿足信號(hào)完整性要求. 因此，在外層差分線上的一點(diǎn)增加盲孔，把絕大部分外層微帶線設(shè)計(jì)轉(zhuǎn)移為內(nèi)層帶狀線是完全可行. 根據(jù)信號(hào)完整性理論來分析，原因主要有：第一，差分線轉(zhuǎn)移到內(nèi)層，而內(nèi)層蝕刻出來的差分線更加均勻且極差小，能夠減少信號(hào)反射；第二，差分線轉(zhuǎn)移到內(nèi)層變成帶狀線，能夠減小信號(hào)串?dāng)_；第三，過孔的寄生電容和寄生電感值相對(duì)整個(gè)傳輸線的阻抗可以忽略不計(jì).

圖 7 外層100 Ω差分線優(yōu)化設(shè)計(jì)前TDR波形Fig.7 TDR waveform for Outerlayer 100 Ω differential before optimized design

2.4.3 導(dǎo)通孔的孔阻抗分析

導(dǎo)通孔0.36±0.05 mm的孔阻抗在V1.2之前版本，孔阻抗最小只能做到80 Ω. 減小鉆孔直徑，增大反焊盤尺寸和縮小焊盤尺寸，可以把孔阻抗做到83 Ω以上. 對(duì)L20的孔阻抗在優(yōu)化設(shè)計(jì)前、后測試數(shù)據(jù)進(jìn)行分析，通過孔徑、反焊盤和焊盤優(yōu)化設(shè)計(jì)可提升孔阻抗值2.98 Ω. 進(jìn)行流程能力分析Cpk=1.66( ≥1.33)，說明流程穩(wěn)定.

3 結(jié)論

高速PCB一直是PCB行業(yè)寵兒，是電子電路設(shè)計(jì)和制造研究的熱點(diǎn)，高速PCB在5G時(shí)代將會(huì)得到更多的發(fā)展機(jī)遇. 密度更高、運(yùn)行速度更快、信號(hào)完整性直接決定高速PCB電氣性能、可靠性及其穩(wěn)定性. 本文基于信號(hào)完整性分析高速PCB設(shè)計(jì)中遇到的信號(hào)失真問題，利用相關(guān)理論找到傳輸線阻抗設(shè)計(jì)和制造的解決方案. 對(duì)地層銅橋、外層阻抗線和導(dǎo)通孔阻抗進(jìn)行優(yōu)化設(shè)計(jì)，將設(shè)計(jì)與制造聯(lián)系在一起可以讓設(shè)計(jì)者和廠家更好地運(yùn)用信號(hào)完整性分析解決高速PCB的實(shí)際問題.