適用于高速背板通信的動態(tài)增益與盲均衡協(xié)同校正自適應(yīng)均衡模型

井 凱,余寧梅,戴 揚(yáng),王 希

(1.西安理工大學(xué) 自動化與信息工程學(xué)院,陜西 西安 710048;2.西北大學(xué) 信息科學(xué)與技術(shù)學(xué)院,陜西 西安 710127;3.中興通訊股份有限公司 微電子研究院, 陜西 西安 710065)

近年來,信號完整性、片上互聯(lián)、高速封裝等問題日漸突出:金屬互聯(lián)尺寸同步芯片尺寸縮小遇到瓶頸、互聯(lián)線帶寬無法滿足高速信號傳輸需求、互聯(lián)信道受環(huán)境影響呈現(xiàn)時變特性。在背板通信中,當(dāng)單路信號傳輸速率高于10Gb/s,接收端的眼圖問題將非常棘手[1-2]。造成該問題的主要原因是PCB背板的介質(zhì)電容特性與阻性損耗隨著工作頻率的提高而增大,該影響引起傳輸信號的時域分散化,呈現(xiàn)“碼間干擾”,最終降低信噪比,惡化接收機(jī)性能。另一原因是傳輸信道的阻抗非連續(xù)性引起信號反射:傳輸背板包含連接器、通孔以及引頭等,這些連接元件的存在使得該信道的特征阻抗不能保持完全一致,當(dāng)高頻信號經(jīng)過該物理信道時,易發(fā)生輸入反射,而該反射隨著信號工作頻率的提高造成的影響更為強(qiáng)烈[3-5]。雖然采用固定參數(shù)的均衡補(bǔ)償可實現(xiàn)一定的均衡功能,但針對信道的時變特征,易造成補(bǔ)償不當(dāng),甚至使得眼圖閉合[5]。橫向濾波器可以實現(xiàn)較好的均衡性能,但過多的Tap系數(shù)會大大增加芯片的實現(xiàn)面積和功耗損耗[3,6-7]。

基于以上問題,本文提出適用于高速背板通信的動態(tài)增益與盲均衡校正自適應(yīng)均衡模型。為解決信道的高頻幅度衰減,通過CTLE電路對信道進(jìn)行初步高頻補(bǔ)償,創(chuàng)造出信號的“高頻補(bǔ)償函數(shù)”,以彌補(bǔ)信道在高頻環(huán)境下的帶寬損失。同時,采用高速比較法對受干擾信號進(jìn)行幅度實時追蹤和可變增益的動態(tài)調(diào)整,將其值與目標(biāo)值進(jìn)行高速比對,實現(xiàn)回歸收斂,設(shè)計兼容IC的幅值跟蹤算法,在兼容速率的前提下實現(xiàn)實時校正功能需求。采用loop unrolling技術(shù),設(shè)計高速H1參數(shù)計算模型,優(yōu)化均衡效果[8]。同時,結(jié)合IC設(shè)計實際,對模型進(jìn)行電路修正,提出可兼容、適用于高速IC架構(gòu)的均衡研究,以使該模型可工作于高速率傳輸工作環(huán)境。

1 碼間干擾與消除

信號在經(jīng)過背板信道時會產(chǎn)生碼間干擾,存在前置和拖尾增量,如圖1所示。該圖為10Gb/s信號經(jīng)過背板信道的實際結(jié)果。其中,pre-cursor為采樣時刻前產(chǎn)生的干擾,post-cursor為采樣時刻之后的拖尾干擾。在I/O接口模塊中,通常在發(fā)送端采用FFE技術(shù),對信號進(jìn)行“預(yù)加重”,以消除信道的提前工作時刻的干擾[8-13]。針對拖尾干擾,一般需在接收端進(jìn)行均衡消除。然而由圖1可知:①信號的拖尾影響往往大于前置影響；②若將post-cursor中第一與第二個tap的系數(shù)的干擾降低,則可以大大提高均衡效果,同時省去FFE,降低電路功耗[12]。

圖1 經(jīng)過干擾后的信號脈沖響應(yīng)Fig.1 Signal pulse response after distortion

傳統(tǒng)LMS算法的設(shè)計思想和步驟為

e(n)=d(n)-x(n)·w(n)。

(1)

其中：e(n)為誤差信號；d(n)為信號對應(yīng)的理想信號(0,1表示)；x(n)為輸入信號；w(n)為濾波器系數(shù)。其中,系數(shù)的更新算法為

w(n+1)=w(n)+μ·e(n)·x(n)，

(2)

μ為步長參數(shù)。若要對該信號的系數(shù)實現(xiàn)更新,就需獲取對應(yīng)的理想信號d(n),且算法需實現(xiàn)u·e(n)·x(n)這兩步乘法,這對于高速應(yīng)用下的IC設(shè)計是比較困難的,基于相關(guān)技術(shù)提出符號-符號改進(jìn)算法[14],即:

w(n+1)=w(n)+μ·sign[e(n)]·sign[x(n)]。

(3)

該算法僅考慮誤差和輸入信號的符號,而并不關(guān)心信號的具體數(shù)值。相較式(2)而言，式(3)只需在系數(shù)更新時,執(zhí)行w(n)的遞增或遞減即可,這可以通過高速開關(guān)積分器電路加以實現(xiàn),大大簡化算法硬件設(shè)計。

另一需要解決的問題是, 如何獲取誤差e(n)。由于誤差產(chǎn)生項由乘法運(yùn)算、加法運(yùn)算等多種運(yùn)算組成,該計算耗時大,無法適用于SerDes高速實現(xiàn),因此,提出基于高速比較電路的誤差采樣方法,同時兼顧高速時裕問題,利用loop unrolling技術(shù)實現(xiàn)相關(guān)模型。具體實現(xiàn)如圖2所示。

圖2 增益幅度協(xié)同校正功能的自適應(yīng)均衡框圖Fig.2 Adaptive equalization diagram of gain and amplitude cooperative correction function

圖2為帶有增益幅度協(xié)同校正功能的半速率自適應(yīng)均衡框圖。信號發(fā)生器產(chǎn)生隨機(jī)信號,經(jīng)過信道干擾到達(dá)均衡器輸入端,在CTLE模塊對受干擾信號初步補(bǔ)償后,由可變增益放大器進(jìn)行幅度補(bǔ)償,并通過half-rate模塊進(jìn)行DFE直接判決修正。修正過程中,同時考慮幅度調(diào)整和半速率補(bǔ)償因子校正問題,通過兩種獨(dú)立算法進(jìn)行實現(xiàn)。

2 CTLE和增益盲均衡協(xié)同校正均衡模型

2.1 信道與CTLE均衡

信道對信號的干擾隨著頻率的增加而更加惡化, 如文獻(xiàn)[3]中, 當(dāng)30英寸的FR4進(jìn)行有線傳輸時, 信號在10 GHz的頻率下大約衰減為-30dB。若應(yīng)用于無線傳輸,則會引入整體信號的幅度衰減。為此,近似用一二階傳輸函數(shù)表征受干擾的信道,該信道傳輸?shù)暮瘮?shù)近似為

(4)

其中，s=j·w,w=2·π·f,f為頻率。其傳輸函數(shù)見圖3。

圖3 信道歸一化傳輸函數(shù)Fig.3 Channel normalized transfer function

該信道不僅具有34dB的DC幅度衰減,且在高頻處具有較大滾降,屬于性能惡化較嚴(yán)重的信道。若本模型能解決此類信號的頻率限制問題,則可應(yīng)對大多數(shù)均衡問題。根據(jù)CTLE的有源特性,設(shè)計“通用”CTLE函數(shù)。雖然該CTLE不能完全補(bǔ)償信道衰減,但其余補(bǔ)償可利用增益校正與DFE的自糾錯能力校準(zhǔn)之后誤差。該CTLE的傳輸函數(shù)為

(5)

式(5)中，CTLE對信道的影響進(jìn)行了初步調(diào)整,其中,2.8為固定增益,后續(xù)的增益/衰減可通過PGA部分進(jìn)行自適應(yīng)調(diào)整。CTLE對應(yīng)電路與結(jié)合信道后的整體傳輸函數(shù)如圖4和5所示,式(6)為圖4電路級傳輸函數(shù),以擬合模型中的式(5)。Din為輸入信號，Dout為輸出信號，Cvar為可變電容，VCTRL為改變電容值的可變電壓，R1為源極負(fù)載，L為輸出負(fù)載電感，R2為負(fù)載電阻。由圖5可知,CTLE使得低頻部分提高8dB,而在高頻部分,CTLE也給予將近6dB的補(bǔ)償。

(6)

圖4 CTLE電路示意圖Fig.4 Schematic of the CTLE circuit

圖5 CTLE與信號歸一化傳輸函數(shù)Fig.5 Normalized transfer function of channel and CTLE

2.2 增益控制校正模型

為實現(xiàn)對接收信號的自適應(yīng)放大,同時兼顧后端自適應(yīng)模塊的均衡效果,本文采用數(shù)字濾波法進(jìn)行濾波處理。該校正模型原理如下:將輸入信號進(jìn)行降頻、濾波,求得平均值,并將其值與需要的幅值進(jìn)行比對,進(jìn)行回歸收斂，如圖6(a)所示。其中,收斂理想值最大值為1,中值為0.5,基于隨機(jī)信號的分布特性,令步長增量為0.000 01,可使PGA模塊幅度進(jìn)行合理的自動跟蹤功能。式(7)為模擬PGA部分的傳輸函數(shù),Rvar為可變電阻陣列,根據(jù)設(shè)計需求為增益可變的全通函數(shù)。圖6(b)為PGA的高速模擬架構(gòu)。

(7)

2.3 動態(tài)盲均衡自適應(yīng)模型設(shè)計

在實際高速SerDes IC設(shè)計中,時間裕度問題一直是解決難點,因此,本算法除了考慮算法的功能作用以外,還應(yīng)兼容IC的電路應(yīng)用實際[15]?；谝陨戏治?同時配合前端增益自控制校正模塊,提出雙tap半速率結(jié)構(gòu),如圖7所示。H2為sign-sign LMS算法產(chǎn)生的二階補(bǔ)償因子,H1為動態(tài)盲均衡模塊自適應(yīng)一階因子,而對輸入信號進(jìn)行H1的加或減取決于上一時刻輸入信號的幅值正負(fù)。例如,若上一時刻的判斷為低,即該信號給予這一時刻的拖尾為負(fù)值(0),因此，本時刻在進(jìn)行判斷時,應(yīng)該加上這個拖尾的信號衰減。

圖6 幅值跟蹤算法與模擬實現(xiàn)電路Fig.6 Amplitude tracking algorithm and analog circuit

圖7 半速奇/偶路徑模塊Fig.7 Half-rate odd/even module

圖7中的研究難點為H1的確定。由于應(yīng)用環(huán)境的時變特性,需實現(xiàn)自適應(yīng)跟隨機(jī)制,以應(yīng)對時變問題,本文提出的H1的檢測方法如圖8所示。

圖8 H1隨信號影響示意圖Fig.8 Schematic of H1 along with signal

圖8為H1隨輸入信號影響示意圖,由前文討論可知,前一時刻信號為高時,會對本信號產(chǎn)生近似+H1的幅值增加;若為低時,則會有-H1的幅度衰減。因此,在計算H1時,可尋找(1,1)和(0,1)這兩個信號值,兩值差值的1/2即為H1。其實現(xiàn)模型和相關(guān)流程如圖9所示。

圖9 H1計算模型和流程圖Fig.9 H1 Calculation model and flowchart

均衡器整體仿真模型如圖10所示。由于實際高速應(yīng)用中,數(shù)字電路的工作頻率受限,其工作速率要低于模擬接收模塊[16]。結(jié)合上述分析,令增益控制與H1算法更新在1/200的模擬模塊的工作速率下工作,以兼顧實際芯片設(shè)計環(huán)境和自追蹤的速率要求。

圖10 完整自適應(yīng)仿真模型Fig.10 Complete self-adaptive simulation model

3 結(jié)果分析與討論

對設(shè)計模型進(jìn)行Maltab-Simulink聯(lián)合仿真,利用時域的糾錯特性及眼圖結(jié)果驗證模型的可行性及魯棒性。令輸入信號為隨機(jī)信號,在經(jīng)過信道后,波形如圖11(a)所示,信號經(jīng)過干擾后幅度已經(jīng)降低至0.02,且眼圖已完全閉合。該均衡模型對幅值進(jìn)行搜索與校正,同時利用DFE對H1進(jìn)行自適應(yīng)盲均衡,實現(xiàn)信號大幅度放大和眼圖張開。經(jīng)過CTLE和PGA的初步校準(zhǔn),圖11(b)已有0.3的眼圖張開和0.6的時域?qū)挾?而在引入自適應(yīng)H1和LMS的H2后,兩值均實現(xiàn)了33%的提升(0.4和0.8)，如圖11(c)所示。綜上所述,輸出眼圖實現(xiàn)了以0.5為中軸的幅度放大,達(dá)到了良好的打開結(jié)果。

圖11 H1計算模型和流程圖Fig.11 H1 Calculation model and flowchart

為保證系統(tǒng)的實時監(jiān)控特性,系統(tǒng)從啟動開始就不斷對信號進(jìn)行幅度估計,以便調(diào)整增益,直至穩(wěn)定。圖12為H1自適應(yīng)更新結(jié)果。在工作初期,由于接收信號偏離理想過大,狀態(tài)并不穩(wěn)定,以致出現(xiàn)H1誤判，然而，當(dāng)信號被放大至一定幅度后,H1即可實現(xiàn)合理跟蹤,且該值逐漸穩(wěn)定,實現(xiàn)了較好的魯棒性和跟蹤效果。表1為本文與文獻(xiàn)[2，3，7]中參數(shù)的對比結(jié)果。

圖12 H1收斂結(jié)果Fig.12 H1 convergence results

表1 自適應(yīng)均衡性能參數(shù)比較Tab.1 Performance comparisons of adaptive equalization

4 結(jié) 論

本文對高速信號的傳輸問題進(jìn)行了討論,同時對碼間干擾的成因和影響作了進(jìn)一步分析。針對以往LMS算法,提出應(yīng)用于高速IC的sign-sign LMS算法和loop unrolling算法及模型結(jié)構(gòu),設(shè)計出基于CTLE和DFE算法的具有增益和盲均衡可調(diào)的自適應(yīng)均衡模型,并對模型的結(jié)果進(jìn)行了分析和討論。研究結(jié)果表明,該模型功能良好,可實現(xiàn)對接收信號的均衡補(bǔ)償和合理跟蹤。未來的研究工作主要為該模型的硬件驗證工作,擬通過高速IC接口電路設(shè)計,實現(xiàn)從模型到電路的硬件轉(zhuǎn)化。