一種基于FPGA的LVDS數(shù)據(jù)接收方法

王政 張賓

摘要：LVDS傳輸方式越來越多的用于高速信息傳輸中，基于FPGA的LVDS數(shù)據(jù)接收的應(yīng)用越來越廣泛。本文介紹了一種接收ADS5263芯片輸出的LVDS數(shù)據(jù)的方法，以及在實現(xiàn)過程中需要注意的重點。通過測試，該方法能夠適應(yīng)不同LVDS數(shù)據(jù)率的需求。

關(guān)鍵詞：ADS5263;LVDS;FPGA

中圖分類號：TP274 文獻(xiàn)標(biāo)識碼：A 文章編號：1007-9416（2019）07-0115-02

0 引言

數(shù)據(jù)的傳輸是電子系統(tǒng)與外界設(shè)備進(jìn)行信息交換及數(shù)據(jù)融合的基礎(chǔ)，LVDS采用高速差分信號通訊，電壓擺幅較低，可以應(yīng)用于長距離通信也可用于板內(nèi)通信，是當(dāng)今高速數(shù)據(jù)傳輸?shù)闹髁鹘鉀Q方案[1]。

ADS5263是德州儀器（TI）推出的四信道16位模數(shù)轉(zhuǎn)換器 （ADC）。該芯片采樣頻率高達(dá)100MSPS，數(shù)據(jù)輸出采用LVDS電平形式。本文介紹了一種基于FPGA的LVDS電平數(shù)據(jù)接收方法，在工程中驗證了該方法是穩(wěn)定可行的。

1 硬件平臺說明

FPGA與ADS5263的互聯(lián)中需要注意的是，ADS5263芯片的輸出信號DCO、FCO和數(shù)據(jù)信號（OUT0P/N～OUT7P/N）均連到FPGA的局部管腳（GC），并做等長處理。

1.1 LVDS數(shù)據(jù)格式

ADS5263有兩種工作模式：單差分對輸出模式和兩差分對輸出模式[2]。本文就兩差分對輸出模式（即雙線模式）做介紹。圖1表示ADS5263輸出數(shù)據(jù)的時序。

1.2 FPGA簡介

FPGA為XILINX公司的Virtex4系列芯片XC4VLX25-11SF363，該芯片具有25K個門邏輯單元、1260Kb的RAM、48個DSP48E Slices。該芯片可靠性高、功耗低及環(huán)境適應(yīng)性等方面都滿足設(shè)計要求。

2 接收程序設(shè)計與實現(xiàn)

2.1 程序設(shè)計思路

從數(shù)據(jù)的時序上可以看出DCO的上升沿代表數(shù)據(jù)鎖存時機，F(xiàn)CO的沿代表每幀數(shù)據(jù)的始末，以此分辨AD采樣數(shù)據(jù)。

在FPGA程序設(shè)計中將DCO作為敏感時鐘，將FCO作為與其同步的數(shù)據(jù)信號作為待處理的數(shù)據(jù)，只要是在FCO的上升沿或者下降沿鎖存與其同步的數(shù)據(jù)，就可以得到準(zhǔn)確穩(wěn)定的AD采樣數(shù)據(jù)，因此只需要保證在DCO、FCO和數(shù)據(jù)在鎖存器之前經(jīng)過的延時是同樣的，就可以確保每次獲得數(shù)據(jù)的準(zhǔn)確性。

為了確保延時的一致，在FPGA內(nèi)部保證信號從FPGA管腳到鎖存器的延時一致，因此使用IDELAY來做調(diào)整，并盡量使各個路徑經(jīng)過的模塊盡量一致。

2.2 程序模塊說明

2.2.1 IDELAY和IDELAY_CTL

IDELAY可以設(shè)定為固定延時模式和可變延時模式，可以通過IOBDELAY_TYPE可配置。在固定延時模式下，通過配置參數(shù)IOBDELAY_VALUE確定延時的值，0-63可選，當(dāng)設(shè)置為0時，模塊固有延時為400ps。CE，C，INC，RST均無效。在可變延時模式下，通過與C（clk）同步的CE、INC、RST控制延時值的大小。

IDELAYCTRL模塊初始化配置時，REFCLK必須使用200M時鐘;RST為50ns以上異步高電平復(fù)位;RDY為REFCLK穩(wěn)定指示，一旦REFCLK連續(xù)兩個以上時鐘周期不跳變，RDY信號無效。

在本例中，IDELAY采用可變模式，通過使用FPGA內(nèi)部的VIO模塊在線調(diào)整延時值，達(dá)到穩(wěn)定準(zhǔn)確接收ADS5263數(shù)據(jù)的目的。

2.2.2 IDDR

IDDR例化時采取SAME_EDGE_PIPELINDE模式，在這個模式下，時鐘C的上升沿對應(yīng)的數(shù)據(jù)在Q1輸出，下降沿對應(yīng)的數(shù)據(jù)在Q2輸出，這樣可以在C的上升沿讀取Q1和Q2的狀態(tài)，就可以分別得到需要的雙沿數(shù)據(jù)。這樣可以達(dá)到LVDS數(shù)據(jù)解析的目的。

2.2.3 BUFIO和BUFR

BUFIO和BUFR均屬于IO內(nèi)部資源，它們只能同一個時鐘區(qū)域的時鐘管腳驅(qū)動，輸出的信號可以驅(qū)動相鄰的三個時鐘區(qū)域。BUFIO特別適用于同源數(shù)據(jù)的鎖存。BUFIO的輸出只能直接驅(qū)動IO內(nèi)部資源，如果需要輸出到FPGA內(nèi)部邏輯資源，必須經(jīng)過BUFR輸出。

2.3 程序設(shè)計流程

整個LVDS接收的程序框圖如圖2所示。

通過分析AD數(shù)據(jù)輸出時序可以看出，F(xiàn)CO的上升沿和下降沿使用DCO的上升沿完全可以捕獲，因此在FCO對應(yīng)的路徑中，IDDR只使用了其中一個輸出，即Q0。在Q0進(jìn)入移位寄存器后判斷Q0的狀態(tài)是否為上升沿或者下降沿，在FCO的上升沿或者下降沿時，移位寄存器輸出鎖存使能信號，并發(fā)送到數(shù)據(jù)通路。

這種方法只要采用相同的硬件平臺，不需要調(diào)整程序的參數(shù)可以接收不同的采樣率對應(yīng)的數(shù)據(jù)。

在測試中調(diào)整ADS5263的采樣時鐘，對于10M-100M的采樣時鐘，接收模塊都可以正確輸出采樣數(shù)據(jù)。

3 結(jié)語

詳細(xì)介紹了一種基于FPGA的LVDS電平數(shù)據(jù)接收方法的設(shè)計與實現(xiàn)，對軟硬件設(shè)計中的若干問題作了說明和分析。通過測試，該方法有較好的適應(yīng)能力，可滿足了工程應(yīng)用中多種采集速率的需求。

參考文獻(xiàn)

[1] 張聰.基于LVDS的數(shù)據(jù)收發(fā)系統(tǒng)研究與實現(xiàn)[D].西安電子科技大學(xué)， 2017.

[2] TI.德州儀器推出首款支持更快、更小醫(yī)療影像設(shè)備的四信道16位100 MSPS ADC[J].電子與電腦，2011（06）：75.