三維集成電路中內(nèi)存的經(jīng)時(shí)擊穿分析與檢測

賈鼎成，王磊磊，高 薇

(1.上海科技大學(xué) 信息科學(xué)與技術(shù)學(xué)院，上海 201210；2．中國科學(xué)院 上海微系統(tǒng)與信息技術(shù)研究所，上海 200050；3.中國科學(xué)院大學(xué) 電子電氣與通信工程學(xué)院，北京 100049)

動態(tài)隨機(jī)存取存儲器(Dynamic Random Access Memory，DRAM)作為馮諾依曼架構(gòu)中的主存儲器(即內(nèi)存)，通常與片上系統(tǒng)分離，通過總線與中央處理器進(jìn)行通信。隨著摩爾定律的發(fā)展，特征尺寸縮小的過程中，內(nèi)存易受到金屬層中信號線或電源線的耦合噪聲、存儲電容的電荷泄漏、MOS管器件(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)或金屬線的老化等影響。尤其是在電路處于高偏置電壓以及高運(yùn)行溫度的條件下，偏置溫度不穩(wěn)定性(Bias Temperature Instability，BTI)和經(jīng)時(shí)擊穿(Time Dependent Dielectric Breakdown，TDDB)是由器件老化導(dǎo)致電路發(fā)生故障的潛在威脅。目前，深度學(xué)習(xí)、云服務(wù)和數(shù)據(jù)挖掘等新興應(yīng)用需要大量的算力，使得處理器與內(nèi)存之間的通信瓶頸成為主要問題，嚴(yán)重制約了計(jì)算機(jī)系統(tǒng)性能。三維集成電路是一種針對此“內(nèi)存墻”問題的解決方案，利用三維垂直空間優(yōu)勢來縮短芯片之間的通信距離。然而，在降低通信時(shí)延和增加帶寬的同時(shí)，由于存在嚴(yán)重的熱密度以及散熱問題，電路可靠性遭遇挑戰(zhàn)。文獻(xiàn)[1]對三維集成電路中內(nèi)存的偏置溫度不穩(wěn)定性效應(yīng)及解決措施進(jìn)行了分析。靜態(tài)隨機(jī)存取存儲器中的擊穿問題在文獻(xiàn)[2-3]中進(jìn)行了全面的研究。文中將針對三維集成電路中內(nèi)存的擊穿問題展開進(jìn)一步研究探索。

經(jīng)時(shí)擊穿通過擊穿MOS管器件的柵氧化層從而影響電路的可靠性，當(dāng)擊穿發(fā)生后，電路可能會在運(yùn)行中立刻出錯(cuò)，也可能在擊穿發(fā)生之后的一段時(shí)間才導(dǎo)致電路產(chǎn)生錯(cuò)誤。因此，在擊穿發(fā)生的初始階段通過檢測電路向存儲電路控制系統(tǒng)發(fā)出預(yù)警信號，成為了筆者關(guān)注的重點(diǎn)。文獻(xiàn)[4]中提出了基于系統(tǒng)級的經(jīng)時(shí)擊穿檢測電路，缺乏對電路中擊穿的細(xì)粒度檢測能力以及對制造工藝過程中器件差異性的考慮。文獻(xiàn)[5]中針對經(jīng)時(shí)擊穿效應(yīng)的年齡傳感器，同樣不適用于大規(guī)模存儲電路集成以及細(xì)粒度的電路擊穿檢測。

筆者主要對經(jīng)時(shí)擊穿引入的初次擊穿以及后續(xù)擊穿過程進(jìn)行了模擬，基于統(tǒng)計(jì)學(xué)的方法對三維集成電路中內(nèi)存外圍電路的擊穿問題展開研究，并針對靈敏放大器結(jié)構(gòu)提出了適用于大規(guī)模存儲電路集成的細(xì)粒度擊穿檢測電路。

1 模型與問題描述

1.1 三維集成電路模型

圖1(a)為一個(gè)三維集成電路系統(tǒng)，該系統(tǒng)包含兩層芯片，考慮到散熱設(shè)計(jì)的合理性，處理器層被放置在內(nèi)存層的上方。根據(jù)McPAT[6]中多核處理器的芯片結(jié)構(gòu)和面積，頂層由8個(gè)集成L2緩存的類SPARC核組成；底層是匹配了處理器面積的內(nèi)存芯片。硅通孔負(fù)責(zé)處理器層與內(nèi)存層之間的互連，散熱器覆蓋頂層多核處理器。系統(tǒng)總功耗參考McPAT和Micron DDR3 DRAM功率參數(shù)表。

圖1 三維集成電路結(jié)構(gòu)及熱分布圖

基于上述三維集成電路結(jié)構(gòu)[1]，HotSpot[7]仿真可以得到兩層芯片的熱分布情況，如圖1(b)和圖1(c)所示。根據(jù)熱分布圖結(jié)果，處理器和內(nèi)存運(yùn)行時(shí)溫度可能達(dá)到120 ℃/110 ℃,甚至更高；相比較，在傳統(tǒng)二維芯片結(jié)構(gòu)下，內(nèi)存運(yùn)行時(shí)溫度通常只達(dá)到55 ℃。文獻(xiàn)[8]證實(shí)了溫度與經(jīng)時(shí)擊穿壽命的強(qiáng)相關(guān)性。因此，在三維集成電路結(jié)構(gòu)中，電路更易受到可靠性問題的困擾。

1.2 經(jīng)時(shí)擊穿模型

摩爾定律的發(fā)展，伴隨而來的不僅是MOS管尺寸縮小，而且致使生產(chǎn)工藝過程中引入的器件差異性惡化。同時(shí)柵極氧化層變薄，增加了其對擊穿問題的敏感性。對于超薄氧化層(氧化層厚度Tox< 2 nm)，初次氧化物擊穿引起的柵極漏電流IG_BD具有很大的差異性[9]，并且通常不足以引起電路的故障。隨著柵極偏壓的持續(xù)作用，柵極氧化層內(nèi)的陷阱密度逐步增加[10]，最終導(dǎo)致了柵極漏電流的激增，這表明在氧化層中形成了初次擊穿路徑。柵極漏電流的激增主要來自于初次擊穿和連續(xù)擊穿(Successive BreakDown，SBD)所引起的氧化層擊穿電流。此外，通過氧化層內(nèi)局部擊穿的路徑，后續(xù)擊穿(Progressive BreakDown，PBD)也促使了柵極漏電流的增加。當(dāng)流經(jīng)氧化層的柵極漏電流趨于飽和，并最終導(dǎo)致MOS管器件發(fā)生短路故障時(shí)，稱為硬擊穿(Hard BreakDown，HBD)。

1.2.1 連續(xù)擊穿電流模型

為了探究擊穿在不同階段對三維集成電路中內(nèi)存的影響，需要合適的初始階段擊穿電流模型來模擬電路中器件發(fā)生擊穿后的現(xiàn)象。因此，引入量子點(diǎn)接觸模型[11]，初次擊穿電流IG_BD可表示為

(1)

其中，e為元電荷的電荷量，h為普朗克常數(shù)，V0為兩端電極上的電壓降，VGS為柵極與源極間偏置電壓，Φ為勢壘高度，α是與能量勢壘形狀相關(guān)的參數(shù)，而β是穿越氧化層和勢壘高度的電壓降的比值。根據(jù)量子點(diǎn)接觸與溫度相關(guān)的模型[12]，若晶格受到高溫產(chǎn)生應(yīng)力的影響，原子熱運(yùn)動就會引起勢壘高度的振蕩；勢壘高度Φ與溫度T的關(guān)系可表示為

Φ(T)=Φ0-γT，

(2)

其中，γ是溫度系數(shù)，Φ0為原始勢壘高度。由此，文中分別在氧化層厚度Tox=1.2 nm以及Tox=1.6 nm的兩種MOS管配置，且運(yùn)行溫度皆設(shè)定為125 ℃的條件下，評估了連續(xù)擊穿事件中的IG_BD電流，結(jié)果如圖2(a)所示。其中，Tox=1.2 nm的情況對應(yīng)內(nèi)存中靈敏放大器電路，且源、漏端電壓皆為0.6V，電路運(yùn)行偏置電壓為VG=1.5 V；Tox=1.6 nm的情況對應(yīng)局部字線驅(qū)動電路，電路運(yùn)行偏置電壓為VG=2 V。

圖2 MOS器件在發(fā)生經(jīng)時(shí)擊穿后柵極漏電流的情況

1.2.2 后續(xù)擊穿電流模型

為了對擊穿的后續(xù)階段進(jìn)行模擬，文獻(xiàn)[3]采用后續(xù)擊穿與偏置電壓、氧化層厚度、初次擊穿電流IG_BD以及偏置時(shí)間相關(guān)聯(lián)。后續(xù)擊穿電流IBD(tPBD)可表示為

(3)

圖3 SPICE等效擊穿模型

其中，tPBD是發(fā)生初次擊穿后柵極電壓繼續(xù)偏置的時(shí)間;GD是時(shí)間增長參數(shù)，取決于IG_BD發(fā)展為設(shè)備故障電流IF_BD的時(shí)間和缺陷電流增長率。文獻(xiàn)[3]中的實(shí)驗(yàn)表明，后續(xù)擊穿模型在45 nm特征尺寸下的參數(shù)與實(shí)驗(yàn)數(shù)據(jù)相擬合。圖2(b)展示了在偏置電壓VG=1.5 V(對應(yīng)Tox=1.2 nm)以及VG=2 V(Tox=1.6 nm)的兩種晶體管的后續(xù)擊穿電流與時(shí)間的關(guān)系。

1.2.3 SPICE等效擊穿模型

文獻(xiàn)[13]中提出的SPICE等效擊穿模型采用了電壓控制電流源來模擬仿真中發(fā)生擊穿器件的短路情況，如圖3所示。經(jīng)時(shí)擊穿的形成機(jī)制使得氧化層發(fā)生擊穿的位置將有很大的差異性，而IBD(tPBD)到MOS管源極和漏極的電流大小，通常與擊穿的位置(xBD)密切相關(guān)。因此，根據(jù)擊穿發(fā)生的位置，等效擊穿模型將IBD分為柵極到源極IGD(VGD)的電流源和柵極到漏極IGS(VGS)的電流源，可表示如下：

(4)

其中，xBD是溝道內(nèi)從源端到擊穿位置的距離，L為等效溝道長度，VGS和VGD分別為柵極到源極和漏極的電勢差。通過模擬電路中器件各個(gè)擊穿階段的電流以及SPICE等效擊穿模型，下節(jié)將采用蒙特卡羅仿真的方法對內(nèi)存中外圍電路的經(jīng)時(shí)擊穿效應(yīng)進(jìn)行統(tǒng)計(jì)學(xué)分析。

2 內(nèi)存中外圍電路的經(jīng)時(shí)擊穿分析

2.1 字線驅(qū)動電路

2.1.1 電路結(jié)構(gòu)及功能

在內(nèi)存的存儲陣列[14]中，最小的存儲單元由訪問控制MOS管和存儲電容(1T1C)組成。其中，訪問控制NMOS管柵極連接著字線(WL)，當(dāng)某行字線處于高電勢時(shí)，子陣列中與之相聯(lián)的所有訪問控制NMOS管都會被選通，并將其存儲電容中的電荷分享到各自的位線/位線補(bǔ)(BL/BLB)上。全局字線驅(qū)動電路負(fù)責(zé)傳遞地址的選通信號給不同的子陣列；局部字線驅(qū)動電路則負(fù)責(zé)驅(qū)動當(dāng)子陣列的地址選通信號。當(dāng)存儲電容中的電荷被分享到位線上時(shí)，靈敏放大器將負(fù)責(zé)數(shù)據(jù)差分放大等工作，子陣列的結(jié)構(gòu)如圖4(a)所示。

圖4 內(nèi)存陣列結(jié)構(gòu)與字線驅(qū)動電路

內(nèi)存中不同電路的驅(qū)動電壓不同[15-16]，這造成了氧化層擊穿對于不同電路的影響不同。通常DDR3內(nèi)存的存儲陣列電壓(Varray)為1.2 V，外圍電路的驅(qū)動電壓(Vperi)為1.5 V，而字線的驅(qū)動電壓(VWL)高達(dá)2 V。其中，外圍電路中字線驅(qū)動電路在數(shù)據(jù)的讀寫操作中，起著重要的存儲單元選通作用。只有當(dāng)數(shù)據(jù)存儲單元被選通后，訪問控制才會開啟并將存儲數(shù)據(jù)電荷分享到位線上，靈敏放大器捕捉位線/位線補(bǔ)的電勢差，并進(jìn)行差分放大。值得注意的是，存儲電容由單個(gè)NMOS管進(jìn)行控制選通，而設(shè)計(jì)過程中考慮到內(nèi)存的存儲單元的泄漏電流會對存儲數(shù)據(jù)造成可靠性的威脅。因此，通常訪問控制管采用的是高閾值NMOS管，以進(jìn)一步控制漏電流現(xiàn)象。與之相對應(yīng)，為了在選通階段充分開啟訪問控制NMOS管，字線驅(qū)動電路必須提供足夠高的選通電壓(VWL=2 V)，這樣的設(shè)計(jì)給字線驅(qū)動電路中經(jīng)時(shí)擊穿效應(yīng)留下了隱患。

2.1.2 經(jīng)時(shí)擊穿分析

如圖4(b)所示，在情況1中，當(dāng)某地址長時(shí)間未選通時(shí)，局部字線驅(qū)動電路輸入端Vin=0 V，中間節(jié)點(diǎn)維持在Vperi，輸出端Vout=0 V。其中，MP1與MN2長期處于選通電壓VWL偏置開啟狀態(tài)，更易誘發(fā)氧化層陷阱數(shù)量的增加以及擊穿路徑的生成，造成中間節(jié)點(diǎn)和輸出端電勢的變化。基于SPICE等效擊穿模型和蒙特卡羅仿真，對各擊穿階段中字線局部驅(qū)動電路進(jìn)行模擬，得到了基于統(tǒng)計(jì)學(xué)意義的內(nèi)存可靠性分析。圖5(a)為10 ms時(shí)間段內(nèi)，存儲單元中的平均等效電勢(μ1)和字線上平均電勢(μ2)在不同擊穿階段的狀態(tài)，同時(shí)柱狀圖中表明了標(biāo)準(zhǔn)差(σ)范圍。從結(jié)果來看，字線受驅(qū)動電路的柵極漏電流累積電荷的影響，電勢升高；當(dāng)位線保持在Varray/2電勢情況下，位線將補(bǔ)償存儲單元中部分泄漏的電荷。當(dāng)字線局部驅(qū)動電路發(fā)生硬擊穿時(shí)，無論此地址行是否被選通，字線上的電勢都將被上拉，使得該地址一整行存儲單元都處于電荷分享狀態(tài)。此時(shí)，此子陣列中該地址行的存儲單元將永久失效。

觀察圖4(c)情況2，當(dāng)此地址行長時(shí)間、高頻次地被選通時(shí)，局部字線驅(qū)動電路輸入端Vin=Vhigh，中間節(jié)點(diǎn)被下拉到0V，輸出端Vout=VWL。其中，MN1與MP2處于電壓偏置開啟狀態(tài)，與情況1相反。圖5(b)展示了單次選通操作中，存儲單元中的平均等效電勢(μ1)、字線上平均電勢(μ2)以及對應(yīng)標(biāo)準(zhǔn)差(σ)。結(jié)果顯示，當(dāng)未進(jìn)入硬擊穿階段，選通狀態(tài)下字線電勢低于VWL正常值，但仍能正確激活存儲單元。

圖5 基于蒙特卡羅仿真對局部字線驅(qū)動電路的經(jīng)時(shí)擊穿分析

基于上述蒙特卡羅仿真對于局部字線驅(qū)動電路的經(jīng)時(shí)擊穿分析，由于內(nèi)存中整個(gè)激活操作的周期足夠長，且對于激活中單個(gè)階段延遲的差異性不敏感，故局部字線驅(qū)動電路在擊穿前期導(dǎo)致的電路衰退并不會影響內(nèi)存正常的讀寫操作，僅對存儲單元中的電荷量造成輕微影響，這是由于受影響字線電勢的變化遠(yuǎn)不足以影響訪問控制NMOS管。在HSPICE仿真模擬中，僅考慮擊穿致使破壞性的選通錯(cuò)誤對于讀寫操作的影響，結(jié)果如圖5(c)所示。當(dāng)發(fā)生硬擊穿時(shí)，存儲單元出錯(cuò)以及選通操作失敗概率顯著提升。

除此之外，圖4(a)中全局字線驅(qū)動電路控制著整個(gè)區(qū)域陣列簇中某地址行的選通電壓。因此，當(dāng)字線的全局驅(qū)動電路發(fā)生擊穿時(shí)，整行地址都會引入選通錯(cuò)誤，直接造成大面積數(shù)據(jù)讀寫錯(cuò)誤。所幸，由于驅(qū)動電路通常由兩個(gè)反相器組成， 字線的全局驅(qū)動電路與局部驅(qū)動電路組成了反相器鏈結(jié)構(gòu)，利用反相器鏈的信號再生性，在犧牲選通過程中較少延遲性能的條件下，字線的全局驅(qū)動電路可以采用較低的選通電壓(Varray=1.2 V)或適當(dāng)增加MOS的氧化層厚度以降低擊穿發(fā)生的概率。

2.2 靈敏放大器電路

2.2.1 電路結(jié)構(gòu)及功能

內(nèi)存存儲單元中數(shù)據(jù)的讀寫操作通常通過三個(gè)階段(預(yù)充電、激活和讀寫)完成[14]，靈敏放大器作為讀寫操作的核心電路，如圖7所示。其中，Eq信號控制預(yù)充電階段，SA_N/SA_P端負(fù)責(zé)激活階段的電源控制。而MN1/MP1和MN2/MP2組成了交叉耦合反相器，通過識別位線/位線補(bǔ)之間的電勢差，從而確定正確的激活方向。例如，在預(yù)充電階段，位線/位線補(bǔ)將被預(yù)充電至Varray/2。在激活階段， 字線上的選通信號將會開啟存儲單元的MOS控制管，并將存儲的電荷分享至位線，抬高位線的電勢至Varray/2+ΔVcell。在此過程中，MN1將進(jìn)一步下拉位線補(bǔ)的電勢，從而激活MP2上拉位線的電勢。同時(shí)MN2與MP1將配合關(guān)閉，使位線/位線補(bǔ)趨于穩(wěn)定。最后，整個(gè)靈敏放大器電路會通過I/O外圍電路將數(shù)據(jù)傳輸至數(shù)據(jù)總線，并回到預(yù)充電階段。每次讀寫操作都可視為對存儲陣列中的某行地址對應(yīng)存儲數(shù)據(jù)的電荷恢復(fù)，與內(nèi)存的刷新操作作用相同。當(dāng)沒有激活操作發(fā)生時(shí)，靈敏放大器將長時(shí)間維持預(yù)充電狀態(tài)。其中，靈敏放大器的NMOS寬度為1.33 μm，PMOS寬度為1.9 μm，柵極L=160 nm[15]。

由于靈敏放大器在內(nèi)存的數(shù)據(jù)讀取和寫入過程中起著相當(dāng)重要的作用，并且在擊穿初始階段就可能造成數(shù)據(jù)讀取錯(cuò)誤。因此，分析電路中經(jīng)時(shí)擊穿對于靈敏放大器的影響，就顯得格外重要。

2.2.2 經(jīng)時(shí)擊穿分析

若靈敏放大器的預(yù)充電電路中MN3發(fā)生了擊穿，如圖7(a)所示，那么在預(yù)充電階段，Eq信號將無法確保位線/位線補(bǔ)電勢相等。根據(jù)圖中SPICE等效擊穿模型，Eq信號上的1.5V高電勢將拉升位線上的電勢，從而使得位線與位線補(bǔ)在預(yù)充電階段就產(chǎn)生了電勢差ΔVTDDB1。從另一方面來看，柵極漏電流也會對電流源Varray/2造成一定程度的影響，然而由于Varray/2的電源引腳直接與外接電源相連[17]，故假設(shè)在文中影響可以忽略不計(jì)。

圖6 基于蒙特卡羅仿真對靈敏放大器的經(jīng)時(shí)擊穿分析

當(dāng)靈敏放大器進(jìn)入激活階段時(shí)，Eq信號下拉至0 V。此時(shí)，通過柵極氧化層中的短路路徑，位線上的電勢將被下拉，使得位線與位線補(bǔ)產(chǎn)生新的電勢差ΔVTDDB2，當(dāng)位線上電荷分享的ΔVcell無法抵消由擊穿導(dǎo)致的電勢差ΔVTDDB2時(shí)，靈敏放大器的差分放大操作將失效，并導(dǎo)致數(shù)據(jù)誤讀以及對應(yīng)的存儲數(shù)據(jù)被破壞。

通過蒙特卡羅仿真對于靈敏放大器在發(fā)生擊穿的各個(gè)階段進(jìn)行了模擬，仿真結(jié)果如圖6所示。在預(yù)充電階段，位線的平均電壓(μ)和標(biāo)準(zhǔn)差(σ)與位線補(bǔ)相比隨時(shí)間增量較大，表明預(yù)充電電路失去了平衡位線/位線補(bǔ)的作用，經(jīng)時(shí)擊穿效應(yīng)破壞了內(nèi)存預(yù)充電電路功能，并使得位線/位線補(bǔ)在激活階段引入不可逆的電勢差ΔVTDDB2，致使電路發(fā)生可靠性問題。

2.2.3 經(jīng)時(shí)擊穿檢測電路

通常由于擊穿發(fā)生后器件的不可逆性損壞，往往簡單地將傳統(tǒng)芯片廢棄。然而，考慮到三維集成電路制造工藝的特殊性以及極高的維護(hù)成本，當(dāng)檢測到存儲系統(tǒng)中的擊穿發(fā)生后，將內(nèi)存中少量存儲模塊關(guān)閉，利用冗余的存儲列[15，18]或存儲模塊轉(zhuǎn)移數(shù)據(jù)。這需要在擊穿導(dǎo)致電路可靠性出錯(cuò)之前，捕捉到擊穿前期的現(xiàn)象。由于靈敏放大器工作模式以及電路結(jié)構(gòu)的特殊性，可以通過檢測預(yù)充電狀態(tài)下位線/位線補(bǔ)的非法電勢差ΔVTDDB1，實(shí)現(xiàn)內(nèi)存存儲模塊的經(jīng)時(shí)擊穿預(yù)警。

筆者提出了一種簡單有效的檢測電路，在犧牲極少空間的基礎(chǔ)上，能夠在靈敏放大器發(fā)生連續(xù)擊穿和后續(xù)擊穿的過程中，對尚未影響電路功能的擊穿問題進(jìn)行預(yù)警，并將檢測信號傳遞給外圍控制電路。通過隔離發(fā)生擊穿的存儲列或局部存儲陣列，并將數(shù)據(jù)轉(zhuǎn)移到冗余存儲區(qū)域中，在延長三維集成電路中內(nèi)存使用壽命的同時(shí)，降低了后期使用維護(hù)的成本。檢測電路的布爾邏輯表達(dá)式為

(5)

對位線/位線補(bǔ)上的電勢(XBL/YBLB)進(jìn)行采樣并協(xié)同選通信號Eq_P(ZEq_P)實(shí)現(xiàn)經(jīng)時(shí)擊穿預(yù)警的功能，預(yù)警信號為ALARM(FALARM)。為了增加檢測電路的精度，需要對預(yù)充電階段位線/位線補(bǔ)上采樣的電勢信號進(jìn)行增強(qiáng)，故將式(5)轉(zhuǎn)化為與非式結(jié)構(gòu)，目的在于將反相器鏈設(shè)計(jì)加入布爾邏輯中，同時(shí)權(quán)衡檢測電路的復(fù)雜度?；诜聪嗥麈湹男盘栐偕?，三級反相器鏈對預(yù)充電階段中位線/位線補(bǔ)上的采樣信號進(jìn)行增強(qiáng)，此信號經(jīng)過三級反相器鏈后逐漸收斂至穩(wěn)定信號值，檢測電路如圖7(a)中虛框所示。其中基于45 nm工藝預(yù)測技術(shù)模型(PTM)，檢測電路參考最小尺寸，NMOS管寬度W=90 nm，PMOS管W=155～165 nm，MOS管的長度皆為L=50 nm。同時(shí)檢測階段被添加入內(nèi)存操作中，位于預(yù)充電穩(wěn)定后的時(shí)段內(nèi)，確保剔除非預(yù)充電階段數(shù)據(jù)和噪聲的影響，如圖7(b)所示。

考慮到三維集成電路在長時(shí)間運(yùn)行狀態(tài)下，偏置溫度不穩(wěn)定性老化可能對MOS管閾值電壓造成的偏移，以及檢測電路對靈敏度和功能可靠性的需求，筆者對檢測電路的主要采樣部件反相器鏈進(jìn)行了老化模擬。基于三維集成電路中內(nèi)存靈敏放大器電路的老化研究[1]，將內(nèi)存靈敏放大器的訪問頻率、與激活階段的占空比以及Long-term BTI模型[19]相結(jié)合，可以得到靈敏放大器中交叉耦合反相器的老化情況。其中，由于檢測電路的輸入端與位線/位線補(bǔ)相連，故交叉耦合反相器的老化模擬可被拓展到檢測電路的反相器鏈中。同時(shí)檢測電路中用于偏置溫度不穩(wěn)定性老化模擬的溫度條件(125 ℃)和應(yīng)力條件(1.2 V)與上文中靈敏放大器的經(jīng)時(shí)擊穿仿真一致，且與文獻(xiàn)[1]一致。因此，基于內(nèi)存靈敏放大器中98%的負(fù)載偏差的理論[1]，反相器鏈中互補(bǔ)MOS管的閾值電壓將分別偏移35.3 mV和12 mV。最后通過HSPICE對檢測電路中反相器鏈的電壓傳輸特性(Voltage Transfer Characteristics,VTC)曲線進(jìn)行偏置溫度不穩(wěn)定性老化模擬，仿真結(jié)果如圖8(a)所示。

圖7 靈敏放大器電路中發(fā)生的經(jīng)時(shí)擊穿效應(yīng)、檢測電路與擊穿檢測階段

在反相器鏈的電壓傳輸特性曲線中，觸發(fā)閾值(VMx)將影響檢測電路的靈敏度與電路功能，只有當(dāng)VMx略大于Varray/2時(shí)，檢測電路才能在經(jīng)時(shí)擊穿故障發(fā)生之前準(zhǔn)確預(yù)警?；诜抡娼Y(jié)果，當(dāng)反相器鏈中主要老化部分為PMOS管時(shí)，檢測電路的觸發(fā)閾值變小，將會影響檢測功能的可靠性；而NMOS管中的偏置溫度不穩(wěn)定性老化，則會增加觸發(fā)閾值，對檢測的靈敏度造成影響。因此，中文通過調(diào)整PMOS管寬度來滿足合適的觸發(fā)閾值裕度，一般情況下寬度取值范圍為155～165 nm。

基于蒙特卡羅仿真的統(tǒng)計(jì)結(jié)果如圖8(b)所示，當(dāng)反相器鏈中PMOS管的寬度較寬時(shí)，抗偏置溫度不穩(wěn)定性老化和噪聲影響的能力越強(qiáng);反之，PMOS管寬度越小，檢測電路的靈敏度越高，更易受可靠性問題影響。同時(shí)靈敏放大器在連續(xù)擊穿發(fā)生后并未出錯(cuò)，隨著時(shí)間推移，后續(xù)擊穿增大了柵極漏電流，而檢測電路在電路尚未出錯(cuò)時(shí)已經(jīng)對擊穿進(jìn)行了預(yù)警。統(tǒng)計(jì)結(jié)果表明，此檢測電路(155 nm ～165 nm)的經(jīng)時(shí)擊穿預(yù)警將完全覆蓋靈敏放大器中數(shù)據(jù)激活出錯(cuò)的情況。

圖8 針對靈敏放大器的經(jīng)時(shí)擊穿檢測電路中偏置溫度不穩(wěn)定性老化分析及仿真結(jié)果

3 結(jié)束語

筆者研究了三維集成電路中內(nèi)存的經(jīng)時(shí)擊穿效應(yīng)，基于蒙特卡羅仿真對內(nèi)存讀寫操作中外圍電路的可靠性進(jìn)行了討論，并針對靈敏放大器電路，提出了適用于大規(guī)模存儲電路集成的細(xì)粒度經(jīng)時(shí)擊穿檢測電路。根據(jù)仿真統(tǒng)計(jì)結(jié)果，靈敏放大器相比于局部字線驅(qū)動電路，更易在后續(xù)擊穿階段受到由于擊穿引發(fā)的電路錯(cuò)誤的影響。筆者提出的檢測電路的檢測概率可以完全覆蓋靈敏放大器激活出錯(cuò)的概率，并實(shí)現(xiàn)擊穿預(yù)警功能。同時(shí)文中對檢測電路中主要采樣部件反相器鏈進(jìn)行了偏置溫度不穩(wěn)定性老化分析，確定了合適的觸發(fā)閾值裕度，滿足了三維集成電路中內(nèi)存對擊穿檢測預(yù)警和可靠性的需求。