基于Quartus Ⅱ的數(shù)字邏輯電路功能設(shè)計

范舒顏

（南京工業(yè)大學(xué)，南京 210000）

在學(xué)生參與硬件實驗操作過程中，一般借助實驗箱連線這一方式，完成對電路功能的測試及驗證[1]。但是由于存在學(xué)生實驗中的誤操作，以及線路連接錯誤所致?lián)p壞芯片等多種情況，再加上傳統(tǒng)實驗的過于枯燥單一，導(dǎo)致無法提高學(xué)生的實驗分析及功能設(shè)計能力。QuartusII作為綜合性CPLD/FPGA軟件，能夠?qū)崿F(xiàn)VHDL、原理圖以及AHDL和VerilogHDL不同輸入形式，且基于設(shè)計輸入至配置硬件完成完整的PLD設(shè)計流程[2]。對此本次研究探索基于QuartusII的數(shù)字邏輯電路功能設(shè)計。

1 QuartusII軟件簡述

QuartusII作為綜合性CPLD/FPGA軟件，由Altera公司研發(fā)生成，采用了層次結(jié)構(gòu)法實現(xiàn)對電路描述，提供了電路功能設(shè)計結(jié)構(gòu)無關(guān)的集成開發(fā)環(huán)境，并具備了電路仿真的完備工具，包括功能仿真及時序邏輯仿真[3]。且具備了全部數(shù)字邏輯電路功能設(shè)計這一特性，在設(shè)計數(shù)字邏輯電路功能過程中，主要包括五大組成：新建工程項目、完成對文件源程序的編輯、對綜合設(shè)計文件的編輯、模擬仿真以及元件符號生成。QuartusII作為綜合性CPLD/FPGA軟件，在運用過程中極為簡便，除了無法支持少數(shù)實驗此外，幾乎可以對所有數(shù)字邏輯電路實驗支持[4]。因此在展開對數(shù)字邏輯電路功能設(shè)計實驗研究中，可以直接運用QuartusII，依據(jù)其電路原理輸入功能及仿真實驗功能，完成對數(shù)字邏輯電路的功能仿真。因此本次研究提出基于QuartusII的數(shù)字邏輯電路功能設(shè)計，可以改變傳統(tǒng)電路設(shè)計實驗的單一，滿足對數(shù)字邏輯電路功能設(shè)計的仿真驗證需求。

2 功能設(shè)計方法

2.1 模型分析

全加器作為對一位二進制總和完成計算的電路，包含了多種不同的設(shè)計方法，本文采用最為簡單的邏輯表達式完成，對全加器獨立元件符號的表達，用于四位串行加法器設(shè)計。為了進一步提升全加器設(shè)計便捷性，結(jié)合（見表1）全加器的真值表，畫出本次研究的輸出本位、S及高位進位 卡諾圖（見圖1、2）。

表1 全加器真值表

圖1 本位及卡諾圖

圖2 想高位進位卡諾圖

根據(jù)上圖可以得出全加器的輸出端最簡表達式，以及非邏輯表達式如下：

2.2 仿真設(shè)計

通過為本次數(shù)字邏輯電路功能設(shè)計，構(gòu)建工作庫專用文件夾，在文件夾中新建一個未完成的工程項目，對該工程項目拓展名設(shè)置為“.bdf”文件。本文根據(jù)如上部分分析所得的全加器的輸出端最簡表達式，以及非邏輯表達式，參照公式（1）具體要求，完成邏輯電路單元模塊的逐一輸入，具體包括非門模塊、兩輸入與門模塊、三輸入與門模塊、三輸入或非門模塊、四輸入或非門模塊，針對不同模塊借助信號線完成彼此連接之后，即可得到原理模型圖設(shè)計。之后借助QuartusII編譯器統(tǒng)一完成，檢查本次邏輯電路功能設(shè)計的邏輯是否一致及是否完整。經(jīng)過綜合邏輯之后仿真測試所輸入的原理圖，對該原理是否達到電路功能的設(shè)計需求加以驗證，仿真圖（見圖3）。

圖3 仿真波形示意圖

通過對最終仿真結(jié)果分析發(fā)現(xiàn)電路功能設(shè)計邏輯無誤，封裝本次設(shè)計電路生成元件符號，以便能夠基于原理圖編輯器實現(xiàn)功能設(shè)計過程中有效調(diào)用。經(jīng)過封裝生成的元件符號（見圖4）。之后借助元件符號完成對串行四位加法器的設(shè)計，驗證本次設(shè)計的基于QuartusII編譯器的數(shù)字邏輯電路功能設(shè)計，最終得出的輸出波形圖（見圖5）。證實QuartusII軟件設(shè)計，能夠達到較好的設(shè)計性能，且仿真結(jié)果符合預(yù)期，具備較強的可移植性，減少了資源占用量。不僅如此還有效提升了數(shù)字邏輯電路功能設(shè)計的整體質(zhì)量及靈活性，對設(shè)計進程及效率有效加快。

圖4 封裝生成的元件符號

圖5 仿真輸出波形圖

3 結(jié)束語

在本次研究中通過探索基于QuartusII的數(shù)字邏輯電路功能設(shè)計。利用QuartusII原理圖及硬件描述語言VHDL，仿真設(shè)計本次研究的數(shù)字邏輯電路功能，仿真結(jié)果證實QuartusII軟件設(shè)計，能夠達到較好的設(shè)計性能，且仿真結(jié)果符合預(yù)期，具備較強的可移植性，減少了資源占用量。不僅如此還有效提升了數(shù)字邏輯電路功能設(shè)計的整體質(zhì)量及靈活性，對設(shè)計進程及效率有效加快。