巨頭布局3nm，“極限工藝戰(zhàn)”開打

張心怡

近日，臺(tái)積電3nm工廠正式通過(guò)環(huán)評(píng)，投資約1347億元的3nm項(xiàng)目將于2020年開始建廠，預(yù)計(jì)2022年底到2023年初量產(chǎn)。與此同時(shí)，三星晶圓代工業(yè)務(wù)負(fù)責(zé)人在IEDM（國(guó)際電子器件大會(huì)）表示，三星以2020年大規(guī)模量產(chǎn)為目標(biāo)，完成了3nm工藝技術(shù)的性能驗(yàn)證。隨著頭部廠商將“戰(zhàn)火”燒到3nm，摩爾定律的后勁兒還有多大？7nm以下節(jié)點(diǎn)有哪些技術(shù)挑戰(zhàn)？面對(duì)臺(tái)積電、三星持續(xù)微縮的工藝制程，晶圓代工廠商該如何應(yīng)對(duì)？

極限工藝面臨實(shí)用化經(jīng)濟(jì)化挑戰(zhàn)

當(dāng)制程微縮到7nm以下，圍繞新工藝、新架構(gòu)的實(shí)用化問題日益凸顯。多位專家向記者表示，5nm、3nm技術(shù)的集中在EUV（極紫外光刻）的經(jīng)濟(jì)化，器件結(jié)構(gòu)改進(jìn)，以及GAA（環(huán)繞柵極）等新型架構(gòu)的導(dǎo)入和工藝流程配套。

其中，EUV規(guī)?；闹饕款i是能量轉(zhuǎn)化率低。EUV面向傳統(tǒng)工藝的多次曝光問題，將重復(fù)2～3次的曝光過(guò)程簡(jiǎn)化為一次完成，起到降低工序、提升產(chǎn)能的作用，一直被視為延續(xù)摩爾定律的關(guān)鍵。但資料顯示，EUV的能量轉(zhuǎn)化率僅為0.02%左右，以200w光源、100片晶圓每小時(shí)的產(chǎn)能需求為例，EUV需要1兆瓦的輸入功率，而ArF沉浸式掃描光刻機(jī)只需要165千瓦。這意味著EUV的實(shí)用化必須克服耗電量和光源工作效率的挑戰(zhàn)。

同時(shí)，GAA等新的晶體管底層結(jié)構(gòu)也引起頭部廠商關(guān)注。相比FinFet結(jié)構(gòu)的溝道三面被柵極包圍，GAA溝道的四個(gè)面或全周被柵極包圍，增強(qiáng)了溝道和靜電控制能力，為尺寸的進(jìn)一步微縮提供可能，目前三星已經(jīng)公布在3nm導(dǎo)入GAA的計(jì)劃，預(yù)計(jì)2021年實(shí)現(xiàn)量產(chǎn)。

芯謀研究總監(jiān)王笑龍向《中國(guó)電子報(bào)》記者指出，F(xiàn)D-SOI（薄膜全耗盡絕緣襯底上的硅）工藝有望在3nm節(jié)點(diǎn)發(fā)力。業(yè)界專家莫大康指出，SOI工藝具有減少寄生電容、提高器件頻率、降低漏電流等優(yōu)勢(shì)，與體硅相比SOI器件的頻率能提高20%～35%，器件功耗下降35%～70%。雖然具備在先進(jìn)制程的發(fā)展?jié)摿?，但FD-SOI受限于SOI硅片成本偏高，產(chǎn)業(yè)鏈不夠完善，目前只限于RFIC等特定用途，產(chǎn)業(yè)生態(tài)有待培養(yǎng)。

作為“超越摩爾定律”的重要環(huán)節(jié)，封裝也是提升芯片集成度的關(guān)鍵。Digitimes研究指出，為了搭配先進(jìn)制程微縮及異質(zhì)芯片整合趨勢(shì)，臺(tái)積電研發(fā)整合的10nm邏輯芯片及DRAM的整合扇出層疊封裝（InFO-PoP），以及12nm系統(tǒng)單芯片與8層HBM2存儲(chǔ)器的CoWoS封裝等均進(jìn)入量產(chǎn)，并推出整合多顆單芯片的整合扇出型基板封裝（InFO-oS）、整合扇出存儲(chǔ)器基板封裝（InFO-MS）、整合扇出天線封裝（InFO-AIP）等新技術(shù)，而整合扇出層疊封裝（InFO）正是臺(tái)積電甩開其他晶圓廠商的技術(shù)門檻。

日月光集團(tuán)副總裁郭一凡指出，先進(jìn)封裝的主要任務(wù)是不斷提高芯片封裝密度，縮小封裝尺寸和線長(zhǎng)，增加I/O數(shù)量，以空間換時(shí)間。隨著頭部廠商不斷推動(dòng)制程技術(shù)發(fā)展，封裝工藝將不再是“標(biāo)準(zhǔn)”的流程，而是整體設(shè)計(jì)的重要一環(huán)。

延續(xù)摩爾定律需產(chǎn)業(yè)鏈形成合力

當(dāng)先進(jìn)制程走到7nm以下，就不得不面對(duì)“先有雞還是先有蛋”的問題。按照摩爾定律，隨著制程的演進(jìn)，晶體管集成度更高，芯片面積更小，制作成本相應(yīng)下降。

但是，平均每提高一代工藝技術(shù)，研發(fā)費(fèi)用將增加3倍，制造設(shè)備、材料和產(chǎn)線設(shè)備成本也相應(yīng)提高。根據(jù)IBS數(shù)據(jù)，10納米、7納米、5納米和3納米工藝的研發(fā)費(fèi)用分別高達(dá)1.7億、3億、5億和15億美元。一條12英寸28納米生產(chǎn)線所需投資約為35億美元，10納米以下工藝生產(chǎn)線投資高達(dá)上百億美元。

要在7nm以下延續(xù)摩爾定律，并保持產(chǎn)品的性價(jià)比，需要足夠的需求量形成規(guī)模經(jīng)濟(jì)來(lái)攤薄成本。集邦咨詢拓墣產(chǎn)業(yè)研究院分析師陳彥尹向《中國(guó)電子報(bào)》記者表示，雖然不斷市場(chǎng)有人質(zhì)疑摩爾定律的發(fā)展是否走到盡頭，但回顧歷史，總是會(huì)有如智能處理器或高效能運(yùn)算處理晶片率先導(dǎo)入最先進(jìn)的制程節(jié)點(diǎn)來(lái)達(dá)到規(guī)模經(jīng)濟(jì)，繼而讓更多半導(dǎo)體產(chǎn)品導(dǎo)入。

市場(chǎng)的培育需要時(shí)間。目前來(lái)看，5nm、3nm節(jié)點(diǎn)主要面向FPGA等高性能計(jì)算領(lǐng)域，智能處理器和5G芯片。其中FPGA在英特爾等廠商的推動(dòng)下，應(yīng)用領(lǐng)域從數(shù)據(jù)中心向邊緣計(jì)算拓展。Global Market Insights預(yù)測(cè)，F(xiàn)PGA市場(chǎng)規(guī)模將在2022年超過(guò)99.8億美元，年復(fù)合增長(zhǎng)率達(dá)8.4%。隨著5G商用時(shí)間表提前至2019年，5G智能手機(jī)處理器和5G芯片也有望帶動(dòng)先進(jìn)制程發(fā)展。Gartner半導(dǎo)體和電子研究副總裁盛陵海向《中國(guó)電子報(bào)》記者表示，3nm、5nm節(jié)點(diǎn)要形成經(jīng)濟(jì)性，一方面需要晶圓代工廠商不斷推動(dòng)技術(shù)的演技，提升良率和工作效率;另一方面，也要依托需求上量來(lái)壓低成本。

“這需要業(yè)界的共同努力?！笔⒘旰Ｏ蛴浾弑硎尽?/p>

追趕進(jìn)程不是形成競(jìng)爭(zhēng)力的唯一途徑

隨著研發(fā)費(fèi)用和資本支出不斷上升，投資規(guī)模越來(lái)越大，一線晶圓廠商在先進(jìn)制程的優(yōu)勢(shì)會(huì)更加明顯，跟進(jìn)難度加劇。

但是，制程微縮并不是形成市場(chǎng)競(jìng)爭(zhēng)能力的唯一途徑。賽迪智庫(kù)研究報(bào)告指出，隨著5G、物聯(lián)網(wǎng)、汽車電子等新興應(yīng)用的快速發(fā)展，對(duì)模擬、射頻、電源管理、傳感器等特色工藝代工需求不斷增長(zhǎng)，全球特色工藝產(chǎn)能嚴(yán)重短缺，仍然存在市場(chǎng)空間。

以全球第二大集成電路制造代工企業(yè)格羅方德為例，由于競(jìng)爭(zhēng)壓力和財(cái)務(wù)壓力，格羅方德退出7nmFinFet研發(fā)，將重點(diǎn)聚焦在14/12nm節(jié)點(diǎn)，研發(fā)更具技術(shù)優(yōu)勢(shì)的射頻、模擬、鍺硅、SOI 等特色工藝，進(jìn)一步鞏固技術(shù)和市場(chǎng)競(jìng)爭(zhēng)優(yōu)勢(shì)。

賽迪智庫(kù)認(rèn)為，晶圓代工廠商在關(guān)注制程的同時(shí)，也可以通過(guò)抓住新興市場(chǎng)機(jī)遇，在電源管理芯片、功率半導(dǎo)體、射頻器件、化合物半導(dǎo)體等領(lǐng)域加大投資力度，在新能源汽車、5G 通信等新興應(yīng)用市場(chǎng)加大技術(shù)和產(chǎn)品布局，提升企業(yè)特色工藝豐富程度，培育整體應(yīng)用方案解決能力，并通過(guò)技術(shù)、資本合作加速市場(chǎng)突圍，培養(yǎng)企業(yè)和產(chǎn)品的競(jìng)爭(zhēng)能力。