基于AD9680的高速多通道采樣板設(shè)計(jì)

李芾

摘要：本文設(shè)計(jì)了一種基于AD9680的高速多通道采樣板，通過(guò)AD采集雷達(dá)信號(hào)，將雷達(dá)信號(hào)通過(guò)FPGA存儲(chǔ)在DDR3中，F(xiàn)PGA可以調(diào)用DDR3中數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，同時(shí)采樣數(shù)據(jù)及處理完成數(shù)據(jù)可以通過(guò)光纖接口導(dǎo)出到外部存儲(chǔ)設(shè)備。AD9680采樣速率可高達(dá)1GHz，支持高達(dá)2GHz的中頻信號(hào)采樣，可以滿足大多數(shù)采樣需求。

關(guān)鍵詞：AD9680;JESD204B;FPGA

中圖分類號(hào)：TP274.2 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2019）03-0178-02

0 引言

AD9680是ADI公司出品的一款14bits雙通道模數(shù)轉(zhuǎn)換器，采樣率1GSPS，支持高達(dá)2GHz帶寬的模擬中頻信號(hào)采樣。AD9680使用JESD204B接口協(xié)議，通道數(shù)據(jù)速率高達(dá)12.5Gbps。JESD204B接口協(xié)議減少引腳數(shù)量，進(jìn)而減少封裝尺寸，降低布局布線復(fù)雜度，另一方面，ADC引腳數(shù)量大幅度降低，相應(yīng)FPGA的引腳數(shù)量也將銳減，進(jìn)而降低電路板設(shè)計(jì)的難度和成本。

1 系統(tǒng)組成及功能描述

該采樣板以1片Ku系列的FPGA為處理核心，外掛2組DDR3進(jìn)行數(shù)據(jù)緩存。3片高速AD9680，實(shí)現(xiàn)6通道信號(hào)采樣。在系統(tǒng)中，F(xiàn)PGA控制時(shí)鐘芯片HMC7043產(chǎn)生SYSREF信號(hào)，發(fā)送到各個(gè)AD芯片，控制多片AD芯片同步。在系統(tǒng)內(nèi)部，AD芯片接收微波組件發(fā)送的模擬信號(hào)，完成模數(shù)轉(zhuǎn)換，并在芯片內(nèi)部完成可配置數(shù)字下變頻后通過(guò)JESD204B傳輸?shù)紽PGA，在FPGA內(nèi)部完成數(shù)據(jù)處理。處理完成數(shù)據(jù)通過(guò)光纖傳輸?shù)酵獠看鎯?chǔ)設(shè)備及通過(guò)底板GTX接口發(fā)出，同時(shí)作為備用方案，采樣原始數(shù)據(jù)可以通過(guò)光纖導(dǎo)出。系統(tǒng)框圖如圖1所示。

2 核心因素

2.1 AD9680的多通道同步

為滿足AD9680的多通道同步性能，首先要保證進(jìn)入AD芯片各個(gè)通道的系統(tǒng)采樣時(shí)鐘同源且滿足相位一致的要求，其次系統(tǒng)采樣時(shí)鐘與SYSREF信號(hào)需要滿足AD9680的建立時(shí)間和保持時(shí)間。

采樣時(shí)鐘通過(guò)時(shí)鐘管理芯片（HMC7043），通過(guò)不同的路徑到分發(fā)到各AD芯片管腳上。在PCB布局布線時(shí)，保證各采樣時(shí)鐘走線嚴(yán)格等長(zhǎng)、等間距;同時(shí)，采樣時(shí)鐘所在的信號(hào)層應(yīng)放置于多層板的中間層;最后，AD9680芯片所在PCB的區(qū)域應(yīng)遠(yuǎn)離電源管理芯片，保證模擬信號(hào)和數(shù)字信號(hào)的隔離度，同時(shí)各AD9680芯片之間也需要一定的隔離度，防止相互之間的信號(hào)串?dāng)_。

SYSREF信號(hào)可配置為單次脈沖、多次脈沖、連續(xù)脈沖形式，應(yīng)同采樣時(shí)鐘一樣，保證各SYSREF信號(hào)走線嚴(yán)格等長(zhǎng)、等間距;其次，SYSREF信號(hào)到達(dá)各AD9680芯片時(shí)，應(yīng)與采樣時(shí)鐘保證一定的相位關(guān)系。

軟件設(shè)計(jì)方面，可以通過(guò)配置時(shí)鐘管理芯片寄存器，調(diào)節(jié)采樣時(shí)鐘和SYSREF信號(hào)之間的相位延遲，以達(dá)到滿足通道間的相位一致性。調(diào)節(jié)JESD204B IP核內(nèi)LMFC接收彈性buffer，以及channel bonding功能，可以調(diào)節(jié)多通道之間的同步性能[1]。

2.2 時(shí)鐘管理設(shè)計(jì)

對(duì)于普通GTH模塊，本文設(shè)計(jì)使用ADCLK846提供參考時(shí)鐘。ADCLK846是ADI公司的一款低抖動(dòng)、低功耗時(shí)鐘管理芯片，芯片可輸出6路LVDS差分對(duì)供GTH模塊使用。

配合AD9680芯片，本文設(shè)計(jì)使用專用JESD204B接口時(shí)鐘分發(fā)器HMC7043。HMC7043的時(shí)鐘偏斜為15ps，完全滿足采樣時(shí)鐘和SYSREF信號(hào)的相位一致性。同時(shí)可以通過(guò)參數(shù)配置SYSREF信號(hào)的時(shí)鐘頻率，以適應(yīng)不同接口速率，或者JESD204B協(xié)議中不同的L、M、F、S值。通過(guò)改變配置寄存器參數(shù)，還可調(diào)節(jié)采樣時(shí)鐘和SYSREF信號(hào)之間的相位延遲，進(jìn)一步滿足JESD204B協(xié)議的時(shí)序要求[2]。

2.3 電源設(shè)計(jì)

對(duì)于數(shù)字電路部分，本文設(shè)計(jì)使用LTM4650和LTM4644供電，通過(guò)各個(gè)芯片間的PGOOD和RUN管腳配合，實(shí)現(xiàn)FPGA的順序上電功能。

模擬電路電源對(duì)噪聲比較敏感，本文使用噪聲更小的LDO供電。低噪的LDO，加上外圍LC濾波，提供性能更好的電源特性，以滿足模擬電路對(duì)低噪的需求。

3 結(jié)語(yǔ)

本文章以AD9680加FPGA為核心器件，設(shè)計(jì)了一款多通道高速采樣板。滿足系統(tǒng)大帶寬、高采樣率的采樣需求，同時(shí)支持多通道間數(shù)據(jù)同步。采樣后，滿足對(duì)數(shù)據(jù)的處理要求，以及具有數(shù)據(jù)分發(fā)傳輸功能。該采樣板在某雷達(dá)中得到了驗(yàn)證，滿足系統(tǒng)設(shè)計(jì)需求。

參考文獻(xiàn)

[1] Raffaele Giordano， Vincenzo Izzo. A JESD204B-compliant Architecture for Remote and Deterministic-Latency Operation.IEEE TRANSACTIONS ON NUCLEAR SCIENCE.VOL.64，NO6，JUNE 2017：1225-1231.

[2] Jonathan Harris.了解JESD204B規(guī)范的各層—從高速ADC的角度出發(fā)[J].中國(guó)電子商情，2016（06）：39-43.

Design of High Speed Multi-Channel Sampling Board Based on AD9680

LI Fu

（CETC20， Xi'an Shaanxi? 710068）

Abstract：In this paper， a high-speed multi-channel sampling board based on AD9680 is designed. Radar signals are collected by AD and stored in DDR3 through the FPGA. The data in DDR3 can be processed by the FPGA. At the same time， the sampled and processed data can be exported to external storage devices through the optical fiber interface.? The sampling rate of AD9680 can be as high as 1 GHz， and it supports the sampling of intermediate frequency signals up to 2 GHz， which can meet most of the sampling requirements.

Key words：AD9680;JESD204B;FPGA