賀雪群
摘要:在版圖設(shè)計(jì)當(dāng)中,latch-up閂鎖是比較常見(jiàn)的現(xiàn)象。電路設(shè)計(jì)上有可能自然形成,但版圖設(shè)計(jì)中更容易形成這種結(jié)構(gòu)。除了普通情況下形成的latch-up結(jié)構(gòu),我們還有可能碰到比較特殊的情況,比如管子的SUB為襯切的情況,這種情況下稍有不慎就會(huì)形成latch-up閂鎖。
關(guān)鍵詞:襯切;latch-up;襯切管
中圖分類(lèi)號(hào):TN4 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào):1007-9416(2019)03-0109-01
1 普通情況下預(yù)防閂鎖
在版圖設(shè)計(jì)當(dāng)中,閂鎖是比較常見(jiàn)的現(xiàn)象。如圖1所示,兩個(gè)普通的CMOS管子的擴(kuò)散區(qū)相互之間形成了寄生的VPNP和LNPN,它們與寄生電阻、構(gòu)成了圖1(B)中的結(jié)構(gòu)。在非正常情況下,如果某一個(gè)寄生管開(kāi)啟,比如Q1,則流過(guò)Q1的電流會(huì)開(kāi)啟Q2,它們相互之間提供基極電流,并在Q1、Q2的放大倍數(shù)的情況下維持這個(gè)過(guò)程,直至切斷電源。
一般情況下,我們可以通過(guò)以下幾種方法來(lái)防止latch-up現(xiàn)象的發(fā)生:
(1)PMOS的SUB是確定的情況下,可以通過(guò)增大剖面圖中S1、S2的值來(lái)降低LNPN的β,因?yàn)閂PNP的β一般來(lái)說(shuō)是固定的。
(2)在MOS周?chē)腡AP多打孔,以減小Rn-和Rp-,這樣VPNP和LNPN的Vbe結(jié)基本上處于短接的狀態(tài),BJT不能開(kāi)啟。
2 管子為襯切的時(shí)候預(yù)防閂鎖
有時(shí)候,電路會(huì)碰到PMOS的SUB是襯切的情況,如圖2。
在襯切的瞬間,電路上存在電源掉零的情況,對(duì)應(yīng)latch-up結(jié)構(gòu)中的VPNP的B會(huì)掉到零,那么VPNP的BE結(jié)會(huì)開(kāi)啟,VPNP開(kāi)始工作,如果在畫(huà)襯切PMOS的DNW中畫(huà)有NMOS,那么就會(huì)導(dǎo)致latch-up結(jié)構(gòu)開(kāi)始工作,這個(gè)是我們不希望出現(xiàn)的。
襯切的情況一般出現(xiàn)在功率部分,少數(shù)在控制部分也有。在功率管部分,除了要做到前面提到的普通情況下的預(yù)防latch-up措施,還要把襯切的管子PMOS單獨(dú)畫(huà)在一個(gè)DNW中,如圖2所示。這種情況下,在電源掉零的情況下,VPNP不可避免的開(kāi)啟,但抬高的也只是P-的電位,從而破壞了latch-up結(jié)構(gòu)。在控制部分,如果出現(xiàn)了襯切的管子,單獨(dú)畫(huà)在一個(gè)DNW中有點(diǎn)奢侈,可以通過(guò)改動(dòng)電路,在襯切管的S端與PIN之間加一個(gè)電阻,起到限流的作用,以減小Q0的,管子Q0更難開(kāi)啟,如圖3所示。
參考文獻(xiàn)
[1] (美)黑斯廷斯.《模擬電路版圖的藝術(shù)》[J].電子工業(yè)出版社,2007(04):145.
IC Layout Latch-up Prevent
HE Xue-qun
(xiamen Lingxi Semiconductor Technology Co., Ltd., Xiamen Fujian? 361008)
Abstract:In the layout design, latch-up latch is a common phenomenon. Circuit design may naturally form, but it is easier to form this structure in layout design. In addition to the latch-up structure formed under normal conditions, we may also encounter a special case, such as the SUB of the tube is the case of the lining, in which case the latch-up latch is formed with carelessness.
Key words:PMOSs SUB isnt fixed;latch-up;Latch prevention