IC驗(yàn)證三種不同方法的分析比較

王立平 ，姚程寬 ，陳向陽 ，光 峰， 盧燦舉，王 偉， 趙 彥

(1.安慶醫(yī)藥高等?？茖W(xué)校，安徽 安慶 246003；2.國防科技大學(xué) 電子對抗學(xué)院 ，安徽 合肥 230037 ； 3.中國電子科技集團(tuán)公司第三十八研究所，安徽 合肥 230088；4.福州瑞星微電子有限公司，福建 福州 350003)

任何一款芯片在正式投片之前都需要進(jìn)行完備和詳實(shí)的IC驗(yàn)證工作，其目的就是搜尋已知和未知的驗(yàn)證空間，從中找出bug，從而提高芯片的質(zhì)量，延長芯片的市場生命周期.IC驗(yàn)證本質(zhì)上是一項(xiàng)科學(xué)且嚴(yán)謹(jǐn)?shù)墓ぷ?，和IC設(shè)計(jì)具有同等重要地位，在現(xiàn)有的芯片市場中，成功的SOC都是設(shè)計(jì)和驗(yàn)證密切配合、相互融通和共同努力的產(chǎn)物.IC驗(yàn)證是前端設(shè)計(jì)工作的最后一道防線，同時也是保證芯片最終成功的重要環(huán)節(jié).目前常用的IC驗(yàn)證方法主要有三種：RTL模擬器、FPGA原型和現(xiàn)代硬件仿真，他們的工作原理、優(yōu)缺點(diǎn)和應(yīng)用背景方面都有較大差異[1-3].

1 RTL模擬器(RTL Simulator)

1.1 RTL簡介

數(shù)字電路發(fā)展的初期，電路設(shè)計(jì)的規(guī)模只有幾百到幾千門，芯片的設(shè)計(jì)可直接通過試驗(yàn)型電路板進(jìn)行原型驗(yàn)證.試驗(yàn)型電路板通常利用TTL邏輯部件(SSI/MSI 芯片)，在目標(biāo)系統(tǒng)中對芯片進(jìn)行驗(yàn)證和調(diào)試，因?yàn)槟繕?biāo)系統(tǒng)中測試環(huán)境是基于真實(shí)運(yùn)行狀態(tài)的，這種測試可以保證功能的完整性，提高流片的成功率.

隨著芯片中電路規(guī)模的增長，當(dāng)電路設(shè)計(jì)規(guī)模超過1萬門時，試驗(yàn)型電路板難以完成驗(yàn)證任務(wù)，取而代之的是基于事件驅(qū)動算法的邏輯模擬器，隨之產(chǎn)生了一個新的行業(yè)：EDA(電子設(shè)計(jì)自動化).作為最重要的一種事件驅(qū)動模擬器，RTL(Register Transfer Level,寄存器傳輸級)支持精確的功能和時序驗(yàn)證，在寄存器傳輸級得到了廣泛的使用[4-6].

1.2 RTL的優(yōu)缺點(diǎn)

RTL模擬本質(zhì)是程序仿真，又稱為功能仿真或軟件仿真，是不加入電路延時的邏輯仿真.RTL仿真能夠檢查代碼bug以及行為的準(zhǔn)確性，能夠在不依賴特殊底層元器件的情況下，將代碼的可讀性和可維護(hù)性極大提升，并同時提高仿真效率.由于RTL屬于綜合前的邏輯仿真，重用性很強(qiáng).采用了硬件驗(yàn)證語言及其測試功能庫(Vera，e，C，C++語言等)的RTL仿真，能夠批量生成無法手動創(chuàng)建的測試，從而提高測試驗(yàn)證的效率.

RTL軟件模擬器雖然具有先進(jìn)的調(diào)試功能，且經(jīng)濟(jì)高效，但是當(dāng)設(shè)計(jì)規(guī)模達(dá)到或超過 1 億門時，緩存不能及時和內(nèi)存交換數(shù)據(jù)，導(dǎo)致運(yùn)行速度急速下降.可以通過 PC 服務(wù)器版本的并行化軟件模擬器來緩解這一問題，但不能從根本上解決這一問題，且這一方案無法測試基于串行通訊技術(shù)的的嵌入式終端軟件.比如設(shè)計(jì)規(guī)模為1 億門電路，運(yùn)行頻率為200 MHz，實(shí)時執(zhí)行速度 1秒/門，則需要執(zhí)行的循環(huán)次數(shù)為2億次.對于目前最好的CPU(具有足夠的RAM和緩存)，假設(shè)每秒100次循環(huán)，需要三個多星期才能完成這個任務(wù).RTL實(shí)際運(yùn)行時效率低下，只能驗(yàn)證小規(guī)模電路，如果在億門級的電路驗(yàn)證中使用RTL，不可能實(shí)現(xiàn)功能的100%覆蓋驗(yàn)證，必然導(dǎo)致設(shè)計(jì)工作的返工，且付出極高的成本代價[5-7].

2 FPGA 原型(FPGA Prototype)

2.1 FPGA簡介

隨著電路設(shè)計(jì)規(guī)模的不斷擴(kuò)大，科研人員將驗(yàn)證方案轉(zhuǎn)向硬件測試，準(zhǔn)確地說是采用動態(tài)測試原理的硬件測試平臺.這一方案非常適合對嵌入式軟件的測試，比如實(shí)時操作系統(tǒng)和自定義應(yīng)用程序等.

隨著可編程器件出現(xiàn)，產(chǎn)生了FPGA 原型(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列.簡單地說，F(xiàn)PGA原型就是規(guī)范化的測試電路版，是可編程器件發(fā)展的高級階段，是一種半定制的電路板，其中SSI和MSI元器件被FPGA取而代之[8-9].

2.2 FPGA原型的優(yōu)缺點(diǎn)

FPGA原型本質(zhì)上屬于一種半定制專用集成電路(ASIC)，既克服了定制集成電路的缺點(diǎn)，同時也解決了原有可編程器件門電路數(shù)量有限的問題，極大縮小了設(shè)計(jì)目標(biāo)與傳統(tǒng)邏輯驗(yàn)證結(jié)果之間的差距.FPGA原型驗(yàn)證板的運(yùn)行速度僅次于芯片，這是FPGA能夠廣泛推廣和應(yīng)用的一個重要原因[10-11].

FPGA原型的缺點(diǎn)是映射到原型驗(yàn)證板的調(diào)試時間過長.隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，F(xiàn)PGA 原型的開發(fā)工作量會按照指數(shù)增長.當(dāng)FPGA 數(shù)量在 10 個以上的情況下，F(xiàn)PGA 原型就不能使用了.對FPGA調(diào)試非常困難，這將導(dǎo)致驗(yàn)證工程師轉(zhuǎn)向處理復(fù)雜的原型問題.

FPGA原型的另一個缺點(diǎn)是設(shè)計(jì)過程的可視性很差.或者說，設(shè)計(jì)過程對于開發(fā)者過于透明，無法跟蹤硬件錯誤.今天的IC設(shè)計(jì)過程不但追求視線范圍可達(dá)，而且還包括非視線范圍可達(dá).

3 現(xiàn)代硬件仿真 (Modern Emulator)

3.1 硬件仿真簡介

因?yàn)镽TL和FPGA都不能提供運(yùn)行間的實(shí)時問題解決方案，而硬件仿真在這一問題上則提供了可行的方案.早期的硬件仿真由于高昂的成本使得其難以推廣，隨著IC成本的不斷降低和性能的極大提升，現(xiàn)代硬件仿真得到了廣泛的認(rèn)可和應(yīng)用.

硬件仿真遵循的最重要的原則就是“驗(yàn)證解決方案”，作為清除bug最有效的工具，硬件仿真解決方案目前有較高的占有率和增長率.在芯片流片前的SoC調(diào)試過程中，對硬件測試和軟件集成都有極高的價值.采用硬件仿真，設(shè)計(jì)人員將不再考慮設(shè)計(jì)復(fù)雜性和拓?fù)浣Y(jié)構(gòu).

3.2 硬件仿真的優(yōu)缺點(diǎn)

1)與RTL 軟件模擬器相比，硬件仿真的運(yùn)行速度可提升5-6個數(shù)量級，這個運(yùn)行速度保證了硬件仿真可以有效運(yùn)行嵌入式軟件.1千萬門電路的平均頻率約為2 MHz，而1億門電路的最高頻率可以達(dá)到1 MHz.可見，當(dāng)設(shè)計(jì)規(guī)模增加時，相比于RTL模擬器，硬件仿真的性能下降得明顯很慢.

2)與FPGA原型相比，硬件仿真能有效運(yùn)行嵌入式軟件.硬件仿真從頂層的嵌入式軟件出發(fā)，逐漸向下層抽象，追蹤各個硬件運(yùn)行時的狀態(tài).嵌入式軟件將運(yùn)行數(shù)據(jù)庫劃分為幾十億個時鐘周期，其中軟件調(diào)試只在其中的幾百萬個時鐘周期內(nèi)，大大縮小了對軟件中每個bug追根溯源的工作量.

3)如果軟硬件開發(fā)工程師都采用硬件仿真，即合成了軟件和硬件的設(shè)計(jì)視圖，依托相同的設(shè)計(jì)表示，那么他們在一起調(diào)試軟件和硬件的同時，可以有效解決嵌入式軟件與硬件之間的邊界銜接問題.簡單地說，就是能夠確定出了問題的地方究竟是軟件還是硬件.

4)硬件仿真不僅能夠?qū)?nèi)在的系統(tǒng)進(jìn)行物理測試，而且還可以通過多種語言的軟件平臺對目標(biāo)系統(tǒng)加速測試，其中包括SystemVerilog，C/C++，Verilog以及VHDL等[12-14].

4 性能綜合分析

現(xiàn)代硬件仿真的優(yōu)勢是顯而易見的.現(xiàn)代硬件仿真速度更快、使用更容易，并且初期的成本較低.在處理幾十億ASIC門級規(guī)模情況下，編譯時間明顯減少，可為多個并發(fā)用戶提供強(qiáng)大的調(diào)試環(huán)境.

圖1 性能比較分析

從性能(Performance)、設(shè)計(jì)容量(Design capacity)、設(shè)置和編譯時間(Setup and compile time)和設(shè)計(jì)調(diào)試(Design debug)四個方面綜合考慮， RTL和FPGA這兩種方案并不是完全被否定，他們也都有自己獨(dú)特的優(yōu)點(diǎn).比如說，RTL可以獲得最短的編譯時間，F(xiàn)PGA可以得到最高的性能.這四個方面的性能比較如圖1所示[15].

5 總結(jié)與展望

本文介紹了IC驗(yàn)證的三種方法，并對他們的性能進(jìn)行了分析比較.在現(xiàn)代的IC行業(yè)中，對芯片上市的時間要求越來越高，同時不斷升級的軟硬件集成問題和質(zhì)量問題等，給設(shè)計(jì)師帶來了很大的壓力.由于芯片流片的高昂成本，使得IC驗(yàn)證和IC設(shè)計(jì)具有同等的重要性，無論是對企業(yè)的成本控制，還是對于特定產(chǎn)品的質(zhì)量控制，針對不同的需求分析，采用合適的驗(yàn)證方法是極具戰(zhàn)略意義的重要選擇.