基于Verilog的洗衣機(jī)控制電路設(shè)計(jì)

孫浩 付一含 趙根 徐棟義 王穎

摘要：為了實(shí)現(xiàn)洗衣機(jī)的控制功能，以Verilog為基礎(chǔ)，包含控制器，計(jì)時(shí)器，狀態(tài)顯示，控制對(duì)象，報(bào)警電路等模塊，實(shí)現(xiàn)電路的設(shè)計(jì)，經(jīng)驗(yàn)證，功能良好。

關(guān)鍵詞：Verilog；FPGA；Qaurtus∏

中圖分類號(hào)：TP393 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）07-0244-02

開放科學(xué)（資源服務(wù)）標(biāo)識(shí)碼（OSID）：

洗衣機(jī)控制電路通過對(duì)洗衣機(jī)運(yùn)行時(shí)間，循環(huán)次數(shù)的設(shè)定，可根據(jù)人們的需要，實(shí)現(xiàn)全自動(dòng)洗衣功能，洗衣過程中發(fā)生突發(fā)情況可以報(bào)警示意，洗衣結(jié)束后發(fā)出提示音提醒，方便人們的日常生活，為人們帶來生活中的便利。

1 原理

Verilog HDL是一種硬件描述語言（以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言），用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

程序主要包括計(jì)數(shù)器8421BCD碼顯示模塊，控制器模塊，受控器模塊?？刂破魍ㄟ^端口的輸入，向洗衣機(jī)發(fā)出正轉(zhuǎn)，反轉(zhuǎn)，待機(jī)指令，并通過數(shù)碼管和LED顯示控制時(shí)間。

2 總體設(shè)計(jì)

3 詳細(xì)設(shè)計(jì)

3.1 設(shè)計(jì)要求

（1）控制功能：

1?洗衣機(jī)工作狀態(tài)為待機(jī)5秒，正轉(zhuǎn)60秒，待機(jī)5秒，反轉(zhuǎn)60秒，并用3個(gè)LED和7段顯示器分別表示其工作狀態(tài)和顯示相應(yīng)工作狀態(tài)下的時(shí)間。

2?可自行設(shè)定循環(huán)次數(shù)，最大循環(huán)次數(shù)為15次。

3?具有緊急情況處理功能，發(fā)生緊急情況，立即待機(jī)，緊急解除后，繼續(xù)執(zhí)行后續(xù)步驟。

4?設(shè)定循環(huán)次數(shù)到零時(shí)立即報(bào)警，表示設(shè)定次數(shù)已結(jié)束，在頂層電路定義各輸入及輸出變量。

（2）在Qaurtus∏建立計(jì)數(shù)器電路的頂層電路文件并完成編譯和仿真。

（3）信號(hào)說明

輸入信號(hào)：時(shí)鐘CLK，直接清零RD，暫停|連續(xù)EN，洗衣機(jī)的循環(huán)次數(shù)I3I2I1I0；

輸出信號(hào)：三個(gè)工作狀態(tài)S、R、L，一個(gè)工作過程周期T，8421BCD碼num[7..0]，報(bào)警信號(hào)。

3.2 設(shè)計(jì)原理

（1）洗衣機(jī)控制系統(tǒng)包括控制器，控制對(duì)象，狀態(tài)顯示電路，計(jì)時(shí)器和報(bào)警電路?？刂破鳛楹诵牟考瑑?nèi)有5秒和60秒信號(hào)產(chǎn)生器，狀態(tài)計(jì)數(shù)器，數(shù)據(jù)選擇器，狀態(tài)譯碼器，自動(dòng)發(fā)出順序循環(huán)控制信號(hào)，同時(shí)完成計(jì)時(shí)功能。它還向控制對(duì)象提供一個(gè)工作過程的周期信號(hào)T。作循環(huán)次數(shù)累計(jì)?？刂茖?duì)象由四位二進(jìn)制計(jì)數(shù)器和四位數(shù)值比較器構(gòu)成。它對(duì)T計(jì)數(shù)，同時(shí)與人工輸入的預(yù)置循環(huán)數(shù)比較，隨時(shí)將反映受控器自身狀態(tài)的信號(hào)反饋給控制器。實(shí)現(xiàn)系統(tǒng)控制功能。

（2）流程圖

（3）頂層文件電路圖

4 仿真

（1）執(zhí)行設(shè)定次數(shù)為2的波形圖，測試符合要求。

（2）加入暫停信號(hào)的后的波形圖，從整體上看暫停有效。

（3）加入RD信號(hào)后的波形圖，可以看到，復(fù)位有效，復(fù)位后報(bào)警提示復(fù)位成功。

5 驗(yàn)證

6 總結(jié)

這次項(xiàng)目使組員充分認(rèn)識(shí)到各項(xiàng)不足，實(shí)驗(yàn)過程中做了很多改進(jìn)，都得到了提升，過程中有很多困難也都客服。

參考文獻(xiàn)：

[1]陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M].北京：科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】