基于FPGA的交通控制燈設(shè)計

賀哲明 袁申 牟晨淏 葛楠

摘要：隨著國民經(jīng)濟(jì)的不斷提高，汽車數(shù)量不斷增加，交通事故頻發(fā)。因此，交通問題越來越引起重視，對于交通燈控制器的要求也越來越高。設(shè)計一個性能可靠的交通燈控制器，對維持交通秩序和保證交通安全起著至關(guān)重要的作用，也是經(jīng)濟(jì)與社會發(fā)展的需要，極具實際意義。

關(guān)鍵詞：交通燈控制器 ；FPGA ；Verilog HDL；Quartus II

中圖分類號：TP391 文獻(xiàn)標(biāo)識碼：A

文章編號：1009-3044（2019）07-0239-01

隨著我國經(jīng)濟(jì)的快速發(fā)展，車輛擁有量也隨之急劇增加，再加上人口數(shù)量的膨脹，城市交通擁擠問題變得日益突出。如何使交通燈的控制更加合理，使現(xiàn)有的交通資源發(fā)揮最大的功效，已經(jīng)成為城市管理者和科技工作者共同關(guān)心的問題。因此，一個具有更高靈活性，可靠性和可擴(kuò)展性系統(tǒng)的電路設(shè)計可以較好地緩解交通壓力，并可以實現(xiàn)對突發(fā)事件進(jìn)行緊急處理。

本文介紹基于FPGA的交通燈控制器設(shè)計，采用Verilog HDL語言進(jìn)行編寫，并且結(jié)合Quartus II軟件進(jìn)行系統(tǒng)設(shè)計與調(diào)試。本設(shè)計包含主控模塊、電源模塊、時鐘模塊、LED顯示模塊，實現(xiàn)設(shè)計功能且驗收效果良好。

1 原理

1.1 FPGA簡介

FPGA（Field-Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)。進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

FPGA的開發(fā)相對于傳統(tǒng)PC、單片機(jī)的開發(fā)有很大不同。FPGA以并行運(yùn)算為主，以硬件描述語言來實現(xiàn)；相比于PC或單片機(jī)（無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu)）的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。FPGA開發(fā)需要從頂層設(shè)計、模塊分層、邏輯實現(xiàn)、軟硬件調(diào)試等多方面著手。

1.2 主控模塊介紹

主控模塊使用Verilog HDL 語言編寫，并用QuartusⅡ仿真調(diào)試，模擬交通十字路口的紅綠燈使用情況。

2 總體設(shè)計

3 詳細(xì)設(shè)計

3.1 設(shè)計要求

回狀態(tài)交通控制燈的東西方向用R1、Y1、G1示意，南北方向用R2、Y2、G2示意，時鐘周期CLK為1秒。本設(shè)計分為6種狀態(tài)，狀態(tài)0：R2、G1亮，其他滅，持續(xù)20秒；狀態(tài)1：R2亮，G1閃爍，其他滅，持續(xù)5秒；狀態(tài)2：R2、Y1亮，其他滅，持續(xù)5秒；狀態(tài)3：G2、R1亮，其他滅，持續(xù)20秒；狀態(tài)4：R1亮，G2閃爍，其他滅，持續(xù)5秒；狀態(tài)5：Y2、R1亮，其他滅，持續(xù)5秒；后返1。

3.2 設(shè)計原理

首先，由時鐘輸入端輸入頻率為50MHZ的時鐘脈沖，后經(jīng)分頻器得到周期為1秒的系統(tǒng)時鐘CLK，再將CLK輸入主控模塊，由主控模塊內(nèi)部程序處理，劃分出6種狀態(tài)，最后由LED顯示電路顯示。

3.3 軟件流程圖

4 仿真

上圖CPA為分頻器輸出1秒的時鐘脈沖，CPB在5個時鐘脈沖后置1，并累加一次。此時執(zhí)行狀態(tài)0：R2、G1為1，其他為0，持續(xù)4個CPB脈沖；當(dāng)CPB第5個脈沖來臨時，執(zhí)行狀態(tài)1：R2為1，G1閃爍，其他為0，持續(xù)1個CPB脈沖；當(dāng)CPB第6個脈沖來到，執(zhí)行狀態(tài)2：R2、Y1為1，其他為0，持續(xù)1個CPB脈沖；當(dāng)CPB第7個脈沖來到，執(zhí)行狀態(tài)3：G2、R1為1，其他為0，持續(xù)4個CPB脈沖；當(dāng)CPB第11個脈沖來到時，執(zhí)行狀態(tài)4：R1為1，G2閃爍，其他為0，持續(xù)1個CPB脈沖；當(dāng)CPB第12個脈沖來臨時，執(zhí)行狀態(tài)5：Y2、R1為1，其他為0，持續(xù)1個CPB脈沖，后返回狀態(tài)1重復(fù)執(zhí)行。

5 驗收

6 總結(jié)

本實驗設(shè)計以Quartus II軟件為設(shè)計平臺，采用Verilog HDL語言編寫，運(yùn)用自上而下的模塊化設(shè)計思路完成了十字路口的交通燈控制器設(shè)計，最后通過編譯、仿真并下載至FPGA芯片中驗證了其設(shè)計的正確性。該控制器較傳統(tǒng)交通燈控制電路具有外圍電路少、開發(fā)周期短、功能拓展靈活及帶有緊急情況禁止所有車輛通行功能等優(yōu)點，能夠較好地提高現(xiàn)有交通資源的利用效率，降低交通事故的發(fā)生率。

參考文獻(xiàn)：

[1] 鄒道勝 朱如琪.CPLD/FPGA與ASIC設(shè)計實踐教程[M]. 2版.北京：科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】