類腦計算機的多核互連路由網(wǎng)絡(luò)的設(shè)計

李冕 劉怡俊

摘要：當(dāng)前對類腦計算機的設(shè)計熱火朝天，針對脈沖神經(jīng)網(wǎng)絡(luò)去模擬計算機遇到的實際問題?；诙嗪似舷到y(tǒng)（SoC），本文提出了一種二維（2D）環(huán)形三角互連的路由網(wǎng)絡(luò)模型，包括基于事件觸發(fā)神經(jīng)元狀態(tài)的實時更新，以及基于管線式事件驅(qū)動的脈沖處理。仿真的結(jié)果證實，該脈沖神經(jīng)網(wǎng)絡(luò)模擬的多核系統(tǒng)采用這種的互連網(wǎng)絡(luò)的模型，每毫秒能處理超兩萬個突觸事件，系統(tǒng)性能大大的提高。

關(guān)鍵詞： 類腦計算機；多核系統(tǒng)；互連網(wǎng)絡(luò)

中圖分類號：TP393 文獻(xiàn)標(biāo)識碼：A 文章編號：1009-3044（2019）06-0165-02

1 引言

當(dāng)今類腦計算機的出現(xiàn)，這種仿生物系統(tǒng)的設(shè)計就是模擬神經(jīng)元在大腦中的實時反映，致力于做出一個這樣的仿真平臺更進(jìn)一步的探究人腦架構(gòu)，故出現(xiàn)了脈沖神經(jīng)網(wǎng)絡(luò)。而脈沖神經(jīng)網(wǎng)絡(luò)中當(dāng)一個神經(jīng)元被激活會發(fā)送一系列的脈沖事件，而脈沖事件會相應(yīng)發(fā)送給所有相連的神經(jīng)元[1]。我們利用多核系統(tǒng)平臺模擬這些神經(jīng)元，于是通信網(wǎng)絡(luò)的搭建和互連成了該系統(tǒng)實際性能影響的關(guān)鍵。

故本文針對多核SoC系統(tǒng)提出了二維（2D）環(huán)形三角互連的路由網(wǎng)絡(luò)模型。通過軟件仿真神經(jīng)元，依賴設(shè)計好定制在芯片的多播路由器的網(wǎng)絡(luò)模型，脈沖產(chǎn)生的數(shù)據(jù)包傳播通過片內(nèi)和片間通信結(jié)構(gòu)進(jìn)行傳輸。通過真實的實驗數(shù)據(jù)結(jié)果，該方案對系統(tǒng)性能大大提升，而且降低了系統(tǒng)功耗，同樣在在延遲和吞吐率上都有很大改觀，在對類腦計算機的研究和發(fā)展有很大的意義。

2 類腦計算機的系統(tǒng)架構(gòu)總體概述

2.1 類腦計算機小規(guī)模系統(tǒng)結(jié)構(gòu)圖

為了模擬生物系統(tǒng)的高連通性，如圖1是該平臺小規(guī)模計算機系統(tǒng)結(jié)構(gòu)圖，其中包括FPGA管理模塊，CAM模塊，多路ROM和RAM模塊，支持高效的多播，高帶寬，低延遲的通信。通信基礎(chǔ)設(shè)施核心是芯片上的路由器，同時可以無縫擴展芯片間的連接。

2.2 路由組播通信系統(tǒng)

每個芯片都包含一個片間和片內(nèi)的路由器通信。路由器是SoC的核心并占據(jù)著它約占芯片總面積的20%。它的主要作用是指導(dǎo)每個神經(jīng)事件包日發(fā)送到那些與之連接的神經(jīng)元?？紤]到最終計算機面積的限制，基于2D網(wǎng)狀的傳統(tǒng)的SoC的結(jié)構(gòu)是不可行的，因為他們占據(jù)的面積太大[2]。圖2是路由的通信系統(tǒng)，路由內(nèi)核使用ARM內(nèi)核和六個端口進(jìn)行通信有六個相鄰芯片。所有端口都是全雙工的，并實現(xiàn)自定時協(xié)議。路由器內(nèi)的組織是分層的，路由器能夠轉(zhuǎn)發(fā)單個數(shù)據(jù)包，它的工作速度比傳輸端口快。

3 類腦計算機互連路由網(wǎng)絡(luò)的設(shè)計

3.1 路由間組播數(shù)據(jù)包的傳輸協(xié)議的設(shè)計

路由器采用的是組播數(shù)據(jù)包類型。組播數(shù)據(jù)包的傳輸格式如圖3所示[3]?？刂谱止?jié)包含一個分組類型的比特位，有效載荷指示符，錯誤檢測，緊急路由，時間標(biāo)記符。包括出現(xiàn)的各種錯誤可以由路由器識別并且處理。

本設(shè)計采用源地址尋址[4]，每個路由表可包含232個源地址。首先與數(shù)據(jù)包的源地址與路由表中的源地址進(jìn)行匹配。匹配結(jié)果成功的話，就立馬找到相應(yīng)的轉(zhuǎn)發(fā)端口。我們有6個端口號，設(shè)計了從a到f的編號代表6各端口，共有26種端口發(fā)送的組合。當(dāng)其中一個端口號的編碼位為被設(shè)置為1的時候，數(shù)據(jù)就從該口發(fā)出。編碼為0的時候與之相反。如圖4所示，代表一次數(shù)據(jù)包的發(fā)送編碼，和最后的發(fā)出位置。如果傳輸?shù)陌鼪]有找到源地址，那該包會傳輸?shù)綄恰?/p>

3.2每個節(jié)點間的路由空間

構(gòu)建兩個表，第一個表存儲發(fā)射脈沖的神經(jīng)元ID、目的地址入口、目的地址數(shù)量。第二個表存儲各個神經(jīng)元對應(yīng)的目的地址，從某一個位置開始，連續(xù)地存儲某個神經(jīng)元所對應(yīng)的目的神經(jīng)元的ID。然后通過查找第一個表，得到發(fā)射脈沖的神經(jīng)元的目的地址的入口和數(shù)量，再查找第二個表，得到具體的目的地址。

設(shè)計互連網(wǎng)絡(luò)的時候，路由間的節(jié)點空間的距離對網(wǎng)絡(luò)數(shù)據(jù)包的傳輸與接收的延遲有一些影響[5]。本次設(shè)計的拓?fù)浣Y(jié)構(gòu)是相對垂直對稱的，拓?fù)渲械穆酚煽臻g都是大致一樣的是一組大致的六邊形。如圖5的描述的拓?fù)涔?jié)點的空間為例，六邊形表示距離為1、2、3和4的節(jié)點。兩個三角形的節(jié)點距離為5。一般來說，最大網(wǎng)絡(luò)距離是跳數(shù)需要到達(dá)任意兩個最小三角形中的節(jié)點。于是由圖就可以計算出每個節(jié)點間的傳輸?shù)木嚯x[6]，便于對于數(shù)據(jù)包傳輸過程中的延遲的研究。

3.3 性能測試

在搭建好類腦計算機上搭建脈沖神經(jīng)網(wǎng)絡(luò)后，對其進(jìn)行了性能測試。得到了一系列測試數(shù)據(jù)。包括傳輸速率達(dá)到5.6Mbps，計算機系統(tǒng)功耗為230W，每個神經(jīng)元每秒可以發(fā)送80個110bits的數(shù)據(jù)包，而且其中所需的總帶寬為430Mbps。相比于其他的高性能計算機所有的性能指標(biāo)都有很大的提高。

4 結(jié)論

本文研究的互連網(wǎng)絡(luò)，是在多核SoC大規(guī)模并行系統(tǒng)平臺下模擬高達(dá)十億次的神經(jīng)元工作模式[7]，所以處理的數(shù)據(jù)量巨大，故冗余計算和數(shù)據(jù)通信成為關(guān)鍵。最終設(shè)計出了使用2D環(huán)形三角網(wǎng)狀模型進(jìn)行互連。神經(jīng)元在軟件中建模，它們的脈沖產(chǎn)生包通過片內(nèi)和片間通信結(jié)構(gòu)傳播依靠專門設(shè)計的片上多播路由器。通過實驗的結(jié)果，證明了該模型是一個高度穩(wěn)定的網(wǎng)絡(luò)模型。對于未來對脈沖神經(jīng)的研究，以及類腦計算的開發(fā)具有重要的意義。

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【通聯(lián)編輯：光文玲】