RISC-V處理器的低功耗模式設計

胡志杰

摘要：本設計提出了一種基于RISC-V指令集架構的SOC低功耗模式設計。該設計適用于小型、移動的處理器芯片，以及對低功耗模式需求越來越高的人工智能應用芯片。本設計分為低頻模式、睡眠模式、停機模式。本設計通過VCS+VERDI聯(lián)調仿真，觀察整體設計的波形，通過VIVADO軟件對不同工作模式下的電路綜合分析。經過計算，處理器在三種不同工作模式下的功耗分別降低了正常模式下的4%、8%、63%。在FPGA板的功耗測試中，睡眠模式下FPGA板整體功耗降低了正常模式下的19%功耗。

關鍵詞：時鐘控制;低功耗;降頻模式;睡眠模式;停機模式

中圖分類號：TP216 文獻標識碼：A 文章編號：1007-9416（2019）02-0179-02

隨著微電子技術的發(fā)展，在物聯(lián)網和嵌入式領域，RISC-V指令集架構開始廣泛地被應用?；趯W習與研究的目的，本設計著手于國內開源的處理器軟核蜂鳥E203處理器，對以往低功耗模式的研究分析后進行改進，提出一種新的低功耗模式的方案[1-3]。

1 低功耗模式設計基礎

在蜂鳥的E203處理器核是一種超低功耗的2級流水線處理器核，它本身沒有設計針對SOC本身的低功耗模式。因此本設計主要圍繞蜂鳥E203的低功耗模式方案討論。

蜂鳥E203 SOC的時鐘域分為常開域、主域與調試域三部分。其中常開域主要是采用的是來自處理器外部的低速時鐘，時鐘頻率為32.768 KHz。主域的時鐘主要包含了整個芯片的主體部分，此部分時鐘主要是供給處理器核、總線部分以及SOC部分的外設。

2 低功耗模式設計方案

一般來講，芯片的總功耗為靜態(tài)功耗與設計的動態(tài)功耗的總和。而靜態(tài)功耗的數值為器件靜態(tài)功耗與設計的靜態(tài)功耗之和。其中器件靜態(tài)功耗為器件上電的時候，還沒有設置數值時的晶體管泄露功率。設計靜態(tài)功耗為器件被設置時，在沒有切換電路數值的狀態(tài)下的功耗。而設計中的動態(tài)功耗是用戶控制電路過程中，電路切換活動得出的平均功耗。

對于降頻模式設計來說，主要是面向主域進行處理。通過時鐘控制模塊，向SOC頂層模塊、CPU（Central Processing Unit）頂層模塊、CORE頂層模塊、GPIO（General Purpose Input Output）等外設及處理器控制器模塊進行時鐘轉換。如圖1所示，其中freq_redu_ena信號是指的降頻模式下的降頻使能信號，以波形圖中的處理器時鐘信號inspect_core_clk為參考對象，在降頻使能到來之時，降低整體SOC的時鐘頻率。其中，sleep_ena信號是SOC的睡眠模式下的使能信號，在睡眠模式使能到來之時，整體的處理器高頻時鐘在睡眠模式下關閉時鐘，但是處理器的各級使能仍然存在。

本設計下的睡眠模式在sleep_ena睡眠信號到來之時，由時鐘控制模塊輸出到處理器的SOC頂層模塊、CPU頂層模塊、CORE頂層模塊，然后通過控制譯碼模塊與執(zhí)行模塊中的WFI（Wait For Interruption）指令實行，實現整體的睡眠模塊功能設計。在停機模式下，停機模式使能信號shut_down_ena與shut_down_wfi_ena信號分別通過時鐘控制單元輸出到SOC頂層模塊、CPU頂層模塊與CORE頂層模塊之中，shut_down_ena使能信號需要在整體時鐘信號停止之時，調用WFI指令先進入睡眠模式，同時在睡眠模式中由于多周期指令的存在，執(zhí)行階段的時鐘是常開的，因此需要在一段時間之后通過shut_down_wfi_ena使能信號關閉，更大程度上降低功耗。在停機模式下，所有時鐘控制模塊下的時鐘全部關閉，外部低頻時鐘域外部高頻時鐘全部隔開，外部低頻模式下的常開域時鐘域外部高頻模式下的主域時鐘也全部關閉，等待實時計數器或者中斷的喚醒，繼續(xù)工作。

3 設計結果分析

如圖2所示，停機模式下，功耗是正常模式下的36%，也就是說停機模式下，理論上可以降低原來的64%的功耗。在降頻模式下，功耗是正常模式下的96%，可以說，在較低頻率的時鐘下，穩(wěn)定狀態(tài)下相比于正常模式下的功耗減少了4%。在睡眠模式下，功耗是正常模式下的91%，可以說，在睡眠模式的時鐘下，穩(wěn)定狀態(tài)下相比于正常模式下的功耗減少了9%。

如圖3所示，是在FPGA板上運行的結果，該板為ARTIX A7板，可以看出，燒錄軟核，跑LED燈之時，正常模式下電流為0.18A，電壓為5V。此時功耗包括整個FPGA板上的SOC功耗部分與其它未涉及但是開發(fā)板實際上是處于供電狀態(tài)下的功耗。在睡眠模式與降頻模式下，整體開發(fā)板處于低頻時鐘控制下，包括處理器核的執(zhí)行階段也是降頻模式，在雙重低功耗模式下，開發(fā)板可以降低功耗達到原來的19%，這一部分的數據是極為可觀的，也就是說隨著處理器電路工作量越大，降頻模式與睡眠模式所帶來的低功耗百分比越大。

4 結語

本文提出的SOC低功耗模式設計，解決了蜂鳥E203處理器核進一步降低功耗的工作模式設計，使得其更加適用于低功耗與小面積方面的應用場景，特別是在物聯(lián)網與嵌入式領域。

參考文獻

[1] 史興強，范學仕.一種SoC低功耗模式設計與實現[J].電子與封裝，2018，18（2）：40-45.

[2] 郭濤，張修欽，羅軍.一種基于SoC的低功耗設計[J].集成電路應用，2018，35（7）：22- 24.

Low Power Mode Design of RISC-V Processor

HU Zhi-jie

（College of Physics and Information Engineering， Fuzhou University， Fuzhou Fujian? 350116）

Abstract：This design presents a low power mode design of SOC based on RISC-V instruction set architecture. This design is suitable for small， mobile processor chips， and artificial intelligence application chips with increasing demand for low power mode. This design is divided into low-frequency mode， sleep mode， shutdown mode. Through VCS + VERDI simulation， the design observes the waveform of the overall design， and comprehensively analyses the circuit under different working modes by VIVADO software. After calculation， the power consumption of the processor in three different working modes is reduced by 4%， 8% and 63% respectively in the normal mode. In the power consumption test of the FPGA board， the overall power consumption of the board in sleep mode is reduced by 19% in normal mode.

Key words：clock control; low power consumption; down frequency mode; sleep mode; shutdown mode