一種零值測試基帶信號源設(shè)計

(中國飛行試驗研究院，西安 710089)

0 引言

目前全球衛(wèi)星導(dǎo)航系統(tǒng)正處于快速發(fā)展時期[1-4]，北斗是我國自主研發(fā)并獨立運行的全球衛(wèi)星導(dǎo)航系統(tǒng)，在導(dǎo)航系統(tǒng)設(shè)計過程中，基帶信號源可在試驗條件下對導(dǎo)航系統(tǒng)性能進行有效測試和評估，基帶信號處理的調(diào)試工作顯得尤其重要[5-7]。

國外在導(dǎo)航信號源領(lǐng)域起步較早，形成了技術(shù)成熟且應(yīng)用廣泛的信號源。受技術(shù)封鎖等原因，國內(nèi)使用的導(dǎo)航信號源多為國外產(chǎn)品，價格昂貴且基帶信號模式單一，通用性差[8-11]。國內(nèi)該領(lǐng)域的研究主要集中在部分高校、科研院所等機構(gòu)，研究重點是軟件信號源及采集回放信號源，相應(yīng)產(chǎn)品的實時性和靈活性差[12-14]。

本文設(shè)計了一種硬件架構(gòu)零值測試基帶信號源，結(jié)合上位機軟件，信號源可模擬并輸出多制式多路調(diào)制基帶信號，可以完成4通道射頻信號的采集，也可以完成4通道直接射頻信號的產(chǎn)生，可靈活配置工作參數(shù)及設(shè)備工作狀態(tài)的實時監(jiān)測，便于導(dǎo)航系統(tǒng)的零值自測。該信號源設(shè)計依托實際需求，解決了導(dǎo)航系統(tǒng)研制過程中基帶信號調(diào)試的難題。

1 系統(tǒng)組成及功能概述

零值測試基帶信號源一方面模擬并輸出6～10路QPSK、BOC、TMBOC、TDDM-BOC、AltBOC、TD-AltBOC、TD-BPSK(5)調(diào)制的基帶信號，與頻率綜合器產(chǎn)生的信號進行混頻，模擬下行B1、B2、B3的信號以便系統(tǒng)進行零值自測；另一方面，能夠直接生成并輸出L波段射頻信號，能夠?qū)波段射頻信號進行直接采樣。信號源可完成發(fā)射和接收兩個鏈路功能的處理，零值基帶信號處理板采用標(biāo)準(zhǔn)CPCI式板卡設(shè)計，可完成4通道射頻信號的采集，也可完成4通道直接射頻信號的產(chǎn)生，板卡支持內(nèi)時鐘和外時鐘兩種工作模式。通過網(wǎng)口與上位機進行通信，從而實現(xiàn)上位機對零值基帶信號處理板的配置和控制。零值測試基帶信號源系統(tǒng)組成原理如圖1所示。

圖1 信號源系統(tǒng)示意圖

在CPCI機箱中還集成一個濾波處理板，板上主要集成了B1/B2/B3頻點的無源LC濾波器，用來對零值基帶信號處理板輸出的4路射頻信號進行濾波。通過上位機軟件完成設(shè)備的工作參數(shù)配置、設(shè)備狀態(tài)監(jiān)測、數(shù)據(jù)顯示記錄等處理。

2 系統(tǒng)設(shè)計

2.1 零值基帶信號處理板設(shè)計

零值基帶信號處理板的發(fā)射鏈路主要功能是完成B1/B2/B3頻點導(dǎo)航信號的基帶調(diào)制處理，并通過DAC完成直接數(shù)字射頻信號的產(chǎn)生和輸出；接收鏈路的主要功能是完成B1/B2/B3/BS4個頻點導(dǎo)航信號的射頻信號采樣、捕獲、跟蹤、解調(diào)、測距處理，并最終將不同頻點的每個分量的測距結(jié)果實時上傳上位機軟件，完成對發(fā)射板產(chǎn)生的導(dǎo)航信號零值標(biāo)定和評估處理。

零值板主要由4片DAC、1片ADC、1片F(xiàn)PGA、1片DSP構(gòu)成，其中DSP的片外集成了8GB-DDR3緩存，F(xiàn)PGA片外集成了16GB-DDR3緩存，以滿足大容量高速率數(shù)據(jù)的處理要求，對外接口包括網(wǎng)口、高速接口，同時預(yù)留豐富的自定義接口，方便單板與其它CPCI設(shè)備進行互聯(lián)通信，零值板硬件原理如圖2所示。

圖2 硬件原理框圖

信號源可實現(xiàn)高帶寬直接數(shù)字射頻合成的輸出要求，可直接輸出1.57 GHz、1.26 GHz、1.19 GHz的射頻信號，根據(jù)采樣定理，DAC的最小重構(gòu)速率是輸出頻率的2倍，即最小重構(gòu)速率為3.14 GHz、2.52 GHz、2.38 GHz，因此要求DAC的重構(gòu)速率最低為3.14 GHz。DAC模塊設(shè)計基于ADI公司的AD9129芯片，利用每片AD9129實現(xiàn)一路DA通道，因此采用四片AD9129實現(xiàn)對外輸出四路射頻信號，該模塊最高轉(zhuǎn)換速率設(shè)計可達5.7 Gsps，內(nèi)部同時集成混頻器電路，能夠完成1.4 GHz～4.2 GHz頻段范圍內(nèi)信號的混頻輸出，模塊外部設(shè)計濾波器完成鏡頻和雜散等寄生分量的抑制，DC～1.4 GHz以下頻段信號可以直接在基帶模式下輸出。

ADC模塊設(shè)計基于EV10AQ190A芯片，可實現(xiàn)最高到S頻段射頻信號的直接采樣處理，這樣可兼容現(xiàn)有全部導(dǎo)航頻點信號的接收處理，可避免二次增加射頻處理環(huán)節(jié)。ADC模塊每個通道獨立采集的四通道模式的采樣頻率最高1.25 GHz，4個通道合并一路完成4相采集的單通道模式的采樣頻率最高5 GHz，這樣使得接收板可以完成高速數(shù)據(jù)采集，從而完成一定的信號質(zhì)量分析功能。另外，ADC模塊分辨率可達10 bit，可保證采集信號的動態(tài)范圍和幅度分辨精度。模塊內(nèi)部繼承了4個采集通道，這樣利用一片ADC就可以完成B1/B2/B3/BS4個頻點射頻信號的采集處理工作，而不需要額外再考慮ADC器件間的同步等復(fù)雜問題，從而保證了零值標(biāo)定精度。

零值板上的FPGA選用了XILINX公司V6系列的XC6VLX550T，選用V6系列器件基于兩點：第一V6系列功耗較低，IO電壓均為2.5V，相較于其它系列FPGA(IO電壓為3.3 V)，整體功耗節(jié)省約25%；第二，V6系列FPGA支持的外設(shè)接口更為豐富、接口帶寬和速率更高，它支持DDR3和PCIE接口，使得它在更適用于高速信號交互應(yīng)用場合。LX550T，內(nèi)部邏輯資源高達5500萬門，有效IO高達600個，片內(nèi)集成了864個DSP48E硬核乘法器，完全滿足導(dǎo)航信號基帶處理的各種需求。此外單板上利用FPGA對外擴展了4組總帶寬為20 Gb/s的光纖接口，便于單板與外部進行高速數(shù)據(jù)的交互需求。

零值板上的DSP則選用了TI公司現(xiàn)階段推出的最高端處理器TMSC6678。該DSP內(nèi)部集成了8個獨立的CPU核，每個核最高工作時鐘頻率可達到1.25 GHz。該DSP的強大之處還體現(xiàn)在它對眾多高速接口的支持上，包括DDR3、PCIE等眾多高速數(shù)據(jù)總線都集成在內(nèi)，同時還集成了眾多的協(xié)處理器以滿足圖像、語音、超寬帶通信等眾多領(lǐng)域的使用要求。在我們的單板上，C6678主要用于與上位機之間的網(wǎng)口通信，同時它與FPGA之間互聯(lián)了EMIF總線和SRIO接口，可以與FPGA配合共同完成高運算量、高吞吐量的算法應(yīng)用。

2.2 時鐘網(wǎng)絡(luò)設(shè)計

系統(tǒng)時鐘設(shè)計的原則是兼顧使用方便、能夠靈活改變單板工作時鐘頻率，且同時能夠支持外源參考工作模式，從而滿足同源工作的要求，單板時鐘處理方案如圖3所示。

圖3 時鐘產(chǎn)生及分配原理框圖

由于AD9129的時鐘最大為2.85 GHz，且零值板上有4片AD9129，這就要求時鐘芯片最大輸出時鐘大于或等于2.85 GHz且具有輸出路數(shù)大于4路的多路輸出功能。因此，時鐘模塊設(shè)計基于ADI的AD9520時鐘芯片，AD9520內(nèi)部集成了PLL+VCO，VCO的工作頻段為2.53 GHz～2.95 GHz，滿足最高工作時鐘的要求，模塊可滿足高速信號處理場合對時鐘性能要求。

時鐘模塊支持內(nèi)外時鐘兩種模式，在內(nèi)時鐘模式下，只需提供一個參考時鐘，然后板上的AD9520則可以完成對參考時鐘的鎖相倍頻，然后綜合產(chǎn)生各種板上同步器件所需的工作時鐘。在外時鐘模式下，可以直接向單板提供所需的外部工作時鐘，此時時鐘模塊就不能再啟用內(nèi)部的PLL和VCO，只能對外部輸入的時鐘進行分頻和多路分配處理。對于發(fā)射鏈路時鐘設(shè)計時還預(yù)留一種供鐘模式，可以直接向單板中的DAC提供所需的外部工作時鐘。在同步觸發(fā)設(shè)計環(huán)節(jié)，充分考慮板內(nèi)不同同步器件間、板間等各種涉及同步處理的地方，同時滿足主動同步和被動同步兩種方式。

AD9520包含了PLL電路并集成了一個2.53 GHz～2.95 GHz的片上VCO、1個參考時鐘倍頻器、1個參考時鐘R分頻器、1個整數(shù)N分頻器、可調(diào)延遲線和均分為4組的12個LVPECL輸出，這些配置是通過加載已預(yù)設(shè)值的寄存器來實現(xiàn)控制的。AD9520可選擇內(nèi)部VCO或者CLK作為要分配的時鐘信號源進入信道分配器，所允許的進入信道分配的最大頻率是1600MHz，所以較大頻率的信號在進入信道分配之前必須設(shè)置信道分頻器進行分頻。參考時鐘輸入通過一個VCO分頻器連接至?xí)r鐘分配模塊，VCO的分頻值可設(shè)為2到6之間的任意整數(shù)；AD9520也可選擇內(nèi)部VCO或者CLK直接輸出。

2.3 多片DAC模塊同步設(shè)計

因為DAC模塊會給系統(tǒng)帶來流水線延遲差異，進而導(dǎo)致不同DAC的輸出不對齊，并且每次上電的偏斜不一致，多片DAC同步是指多個DAC具有相同的時延，因此利用固定延遲可以實現(xiàn)多個DAC的同步。

首先，通過零值板上的時鐘拓?fù)湓O(shè)計以保證4片AD9129在具有相同的時鐘條件，零值板DAC的時鐘拓?fù)浣Y(jié)構(gòu)如圖4所示。在外時鐘模式下，由外部提供一個1.4 G-2.5 G時鐘接到AD9520的CLK輸入端口上，通過AD9520扇出4路一樣時鐘分別供給4片AD9129作為工作時鐘；再由AD9520輸出一路時鐘作為FPGA輸入時鐘，該時鐘為AD9129工作時鐘4分頻；4片AD9129的隨路時鐘(DCI)及FRAME是由FPGA產(chǎn)生的。

圖4 DAC的時鐘拓?fù)浣Y(jié)構(gòu)

其次，消除由DAC芯片所帶來延遲差異。引起延遲差異的原因有兩方面：FIFO與內(nèi)部時鐘初始化相位不固定；首先，由DAC時鐘衍生(分頻)的內(nèi)部時鐘，這些時鐘每次上電的偏斜不一致，即這些時鐘的相位關(guān)系不固定，導(dǎo)致DAC每次上電后從FIFO輸出到模擬輸出的時間延遲不是固定的。其次，AD9129中的FIFO是一個多數(shù)據(jù)槽緩沖器，有助于將DCI時鐘域的數(shù)據(jù)轉(zhuǎn)交到DAC時鐘域，F(xiàn)IFO寫指針由DCI時鐘衍生的內(nèi)部時鐘控制，F(xiàn)IFO讀指針由DAC時鐘衍生(分頻)的內(nèi)部時鐘控制，F(xiàn)IFO復(fù)位操作將這兩個指針分開，二者之間的偏移由FIFO相位偏移決定，F(xiàn)IFO相位偏移不固定，導(dǎo)致數(shù)字路徑延時不一樣。

模塊同步設(shè)計中，利用各DAC的SYNC輸出(通過設(shè)置寄存器0x1A的位4=1使能)，通過調(diào)整內(nèi)部延遲(每次寫入寄存器0x1A的位7或位6，便遞增或遞減一個DACCLK周期)，使SYNC信號相互對齊，可以將多個DAC內(nèi)的DACCLK對齊到±1DACCLK周期范圍內(nèi)；然后復(fù)位各DAC的FIFO，確保實現(xiàn)正確同步。

2.4 直接數(shù)字射頻信號發(fā)射設(shè)計

FPGA與DAC的高速并行數(shù)據(jù)交互是發(fā)射鏈路的重點，因為在并行I/O總線中，接口的數(shù)據(jù)對齊問題影響著與外部設(shè)備的有效通信，在數(shù)據(jù)速率超過1 Gb/s而且不再能夠為保持信號同步提供可靠方法時，并行I/O電路達到了其物理極限。

采用基于AD9129的RF數(shù)模轉(zhuǎn)換器模塊設(shè)計來解決FPGA與DAC并行數(shù)據(jù)交互問題，AD9129的數(shù)據(jù)接口采用一個源同步、雙通道數(shù)據(jù)接口，因此總線接口速度降至數(shù)據(jù)速率的1/2，DCI時鐘工作速率為DCK時鐘的1/4，這樣每個通道數(shù)據(jù)的采樣時鐘頻率可以降為DAC芯片時鐘的1/4；其次，是FPGA內(nèi)部邏輯無法正確工作在這么高的時鐘下，但是它的接口交互速率完全可以達到高速交互的要求，而且它與DAC之間的接口都是LVDS電氣特性，因此可以直接相連，在FPGA內(nèi)部采用多通道合成的并串轉(zhuǎn)換技術(shù)來解決。FPGA與DAC并行數(shù)據(jù)交互具體實現(xiàn)方式如圖5所示。

圖5 FPGA與DAC接口交互圖

由于DAC需要輸出1.57 GHz、1.26 GHz、1.19 GHz，2.492 GHz的射頻信號,同時還需滿足多路基帶偽碼相位相對一致性。這就需要選擇一個統(tǒng)一的時鐘作為4片DAC的工作時鐘，同時DAC工作模式只能選擇混頻模式。

時鐘頻率的選擇受限于DAC與時鐘芯片的工作時鐘范圍：AD9129 DACCLK_x時鐘輸入范圍：1.42 G～2.85 G;AD9520-0片內(nèi)VCO的頻率范圍為：2.53 G～2.95 G，CLK輸入范圍為：0～2.4G，LVPECL時鐘輸出最大頻率為2.4 G。為了保證時鐘的性能，綜合時鐘芯片的時鐘工作范圍與DAC時鐘工作范圍，時鐘頻率范圍設(shè)定為1.4 G-2.4 G。在混頻模式下，產(chǎn)生各數(shù)據(jù)樣本的互補樣本并插入其后，使得它也能以相似方式更新DAC。使用混頻模式時，器件以DAC采樣速率對輸出進行有效削波,其作用是降低基頻信號的功率，同時提高以DAC采樣速率為中心的鏡像的功率，從而提高這些鏡像的動態(tài)范圍。

3 實驗結(jié)果及分析

信號源主要功能是通過直接數(shù)字射頻信號發(fā)射技術(shù)來產(chǎn)生下行B1、B2、B3的信號，以下行B1信號生成方式為例，其它頻點信號類似，首先，配置合適的工作時鐘,由AD9520分別給AD9129提供1718.64 MHz的工作時鐘，給FPGA提供143.22 MHz的工作時鐘；其次，使用多相技術(shù)在FPGA里產(chǎn)生中心頻率為143.22 MHz的調(diào)制信號，輸出給AD9129；最后，使用AD9129的混頻模式，對143.22 MHz的調(diào)制信號與AD9129工作時鐘進行混頻，對AD9129輸出信號進行濾波，只留下中心頻率為1575.42 MHz的調(diào)制信號，信號生成如圖6所示。

圖6 B1信號生成框圖

下行B2信號生成方式如下:首先,配置合適的工作時鐘,由AD9520分別給AD9129提供1718.64 MHz的工作時鐘，給FPGA提供143.22 MHz的工作時鐘；其次，使用多相技術(shù)在FPGA里產(chǎn)生中心頻率為526.845 MHz的調(diào)制信號，輸出給AD9129；最后，使用AD9129的混頻模式，對526.845 MHz的調(diào)制信號與AD9129工作時鐘進行混頻，對AD9129輸出信號進行濾波，只留下中心頻率為1191.795 MHz的調(diào)制信號。下行B3信號生成方式與B2基本相同，只是FPGA里產(chǎn)生中心頻率不同，為450.12 MHz的調(diào)制信號，濾波器的頻點不同。

以DAC輸出1.57 GHz為例，時鐘為2265.48 M，DAC工作模式設(shè)置為混頻模式，輸出1575.42 M單載波，頻譜如圖7所示。

圖7 1575.42 M單載波頻譜

高性能的RF數(shù)模轉(zhuǎn)換器與多相技術(shù)相結(jié)合，設(shè)置合理的時鐘頻率及RF數(shù)模轉(zhuǎn)換器工作模式，可完成直接數(shù)字射頻信號發(fā)射技術(shù)，輸出所需頻率。在混頻模式下輸出頻率在Fs*0.75時幅頻特性最佳，在混頻模式下輸出頻率在Fs*0.45至Fs*1.1時，相對于滿量程幅度有5db的衰減，滿足信號的功率要求。通過上述對采樣時鐘的計算，滿足DAC輸出1.57 GHz、1.26 GHz、1.19 GHz，2.492 GHz射頻信號的統(tǒng)一時鐘范圍為2265.48～2383.59 M。因此，信號源高性能的RF數(shù)模轉(zhuǎn)換器與多相技術(shù)相結(jié)合，通過設(shè)置合理的時鐘頻率及RF數(shù)模轉(zhuǎn)換器工作模式，可以完成直接數(shù)字射頻信號發(fā)射技術(shù)，最終實現(xiàn)所需頻率的信號輸出。

4 結(jié)束語

本文基于FPGA和DSP處理器架構(gòu)，設(shè)計了一種零值測試基帶信號源。系統(tǒng)各模塊充分考慮高速數(shù)據(jù)處理能力及寬溫范圍內(nèi)的工作時延穩(wěn)定性和一致性，系統(tǒng)可模擬并輸出多路多制式的基帶信號，兼?zhèn)涫瞻l(fā)信號處理能力，可模擬下行B1、B2、B3信號以便系統(tǒng)進行零值自測，能夠直接生成并輸出L波段射頻信號。該信號源已成功應(yīng)用于北斗導(dǎo)航系統(tǒng)的研發(fā)過程中，系統(tǒng)的模塊化設(shè)計及配置靈活等通用化設(shè)計，對導(dǎo)航領(lǐng)域信號源設(shè)計具有一定的借鑒意義。