適用于3D NAND的高穩(wěn)定度的 Capacitor-free LDO

萬金梅 劉飛 曾子玉 霍宗亮

摘要：文中設(shè)計一種應(yīng)用于3D NAND的無片外補(bǔ)償電容的LDO，該電路在傳統(tǒng)嵌套米勒補(bǔ)償?shù)幕A(chǔ)上，增加“gⅢ減小電路”和“輕重載控制電路”，實現(xiàn)在空載（電流負(fù)載為零）且有大負(fù)載電容條件下的穩(wěn)定。此設(shè)計應(yīng)用YMTC 0.18 μm工藝實現(xiàn)，仿真結(jié)果顯示，在2.5-3.6 V電源供電下，整個電路消耗的靜態(tài)電流為50μA，總補(bǔ)償電容為7 pF，電路穩(wěn)定的時間小于6μs，輸出線性調(diào)整率小于2.2 mV/V，負(fù)載調(diào)整率小于0.9 mV/mA。

關(guān)鍵詞：LDO;米勒補(bǔ)償;3D NAND;電路設(shè)計;仿真實驗;穩(wěn)定性分析

中圖分類號：TN911-34; TP301.6

文獻(xiàn)標(biāo)識碼：A

文章編號：1004-373X（ 2019）24-0042-04

0 引言

近年來，越來越多的適用于SoC的LDO調(diào)制器結(jié)構(gòu)相繼被提出[1-4]，其中，文獻(xiàn)[3-7]都采用了嵌套米勒補(bǔ)償，但普通的嵌套米勒補(bǔ)償只能實現(xiàn)小負(fù)載電容條件下的穩(wěn)定。對于應(yīng)用于3D NAND中的LDO而言，由于它給整個NAND中的所有charge pump供電，并且相鄰平面間的寄生電容比原來的2D NAND增大了4倍左右[8]，因此對LDO負(fù)載提出了特殊要求，需要能支持nF級負(fù)載輸出電容。因而對空載（電流負(fù)載為零）條件下的LDO環(huán)路穩(wěn)定性提出了挑戰(zhàn)。為了確保線性調(diào)制達(dá)到要求，電路的環(huán)路增益必須足夠大，文獻(xiàn)[3]利用基于FVF的DSMFC結(jié)構(gòu)，可以實現(xiàn)負(fù)載電容為10 pF-10 nF范圍內(nèi)的穩(wěn)定，但是重載條件下的環(huán)路增益只有50 dB，達(dá)不到精度要求。文獻(xiàn)[4]通過增加增益級去提高環(huán)路增益和負(fù)載調(diào)制、線性調(diào)制等，同時利用米勒補(bǔ)償實現(xiàn)穩(wěn)定，但只能實現(xiàn)最大負(fù)載電容為50 pF的穩(wěn)定。因此在大負(fù)載電容條件下，如何同時實現(xiàn)高增益和穩(wěn)定性是一個難題。本文利用嵌套米勒補(bǔ)償，并增加“gm減小電路”和“輕重載判斷控制電路”，只需7 pF的補(bǔ)償電容便可輕松實現(xiàn)負(fù)載電容為1 nF，負(fù)載電流為空載條件下的快速穩(wěn)定，并且環(huán)路增益總體達(dá)96 dB以上，具有更好的線性調(diào)整率。

1 LDO結(jié)構(gòu)及穩(wěn)定性分析

本文提出的LDO結(jié)構(gòu)如圖1所示，包括“gm減小電路”（虛線所框區(qū)域“一Gm”）、兩個增益級（G1，G2）、功率管和“負(fù)載判斷控制電路”等。其中由負(fù)載感應(yīng)電路和遲滯比較器構(gòu)成“負(fù)載判斷控制電路”，用于控制輕、重載兩種不同工作模式下的“gm減小電路”的開啟和關(guān)閉。

由式（4）和式（6）可知，各極點位置g。，與無關(guān)，只有環(huán)路增益式（5）與gm1有關(guān)。利用本文的方法，在輕載時，控制開關(guān)中關(guān)閉，此時“gm減小電路”加入，第一級放大器的跨導(dǎo)Gm=gm1-gm;重載時，控制開關(guān)中打開，“gm減小電路”與LDO斷開，為正常米勒補(bǔ)償結(jié)構(gòu)，此時第一級放大器的跨導(dǎo)Gm=gm1。

在輕載條件下，電路本身增益足夠大，在不改變原來各個極點位置的情況下，利用“gm減小電路”使得增益曲線向下移動，從而保證空載條件下的穩(wěn)定性。而在重載條件下，電路本身增益較小，這時釋放“gm減小電路”，從而彌補(bǔ)了因重載而負(fù)載電阻小，從而導(dǎo)致增益小的缺陷。圖3為本文LD0和嵌套米勒補(bǔ)償?shù)腖DO幅頻響應(yīng)對比圖，由圖可以看出在空載時，不改變各個極點的位置，僅僅將增益曲線向下移動，能更好地滿足相位裕度和增益裕度要求，實現(xiàn)電路的穩(wěn)定。2電路設(shè)計

本文提出的LDO電路如圖4所示，第一增益級里的“gm減小電路”（如圖4中虛線區(qū)域所示），作用是在輕載條件下減小第一級的gm。通過Ma管復(fù)制功率管Mp的電流，Mb充當(dāng)一個恒流源，當(dāng)處于輕載時，流過MP的電流較小，Ma和Mp柵電壓較高，從而遲滯比較器的輸入電壓低于參考電壓Vref2，則比較器輸出為高，則控制開關(guān)中使得“gm減小電路”開啟;反過來，重載時，控制開關(guān)中使得“gm減小電路”關(guān)閉，此時整個LDO為嵌套米勒補(bǔ)償?shù)恼＝Y(jié)構(gòu)。

3 仿真結(jié)果

本文在YMTC 0.18 μm工藝下用cadence的Spectre仿真，電源電壓為2.6-3.6 V。負(fù)載電容CL范圍為0 pF-1 nF，負(fù)載電流范圍IL為0-5 mA。圖6a）和圖6b）分別為負(fù)載電容為1 nF和1 pF時對應(yīng)于不同的負(fù)載電流IL下的開環(huán)增益和頻率響應(yīng)圖。

可以看出仿真結(jié)果和表1的推導(dǎo)結(jié)果一致。在全負(fù)載電流范圍內(nèi)，電路環(huán)路增益都在95 dB以上，并且相位裕度都在86。以上。在負(fù)載電容為1 nF、空載時，電路因為共軛極點導(dǎo)致“尖峰”出現(xiàn)，利用本文的方法，很好地將尖峰移至0 dB以下，從而保證了電路的穩(wěn)定。

圖7a）和圖7b）分別為不同負(fù)載電流下電路相位裕度和增益裕度隨CL變化曲線圖。

由圖可以看出，隨著CL的增大，相位裕度和增益裕度都呈下降趨勢，在輕載尤其是空載時，電路由于加入了“gm減小電路”，增益曲線向下移動，因而相位裕度和增益裕度都比重載條件下大。但在相同負(fù)載電流情況下，隨著CL增大，次極點也越來越靠近主極點，因而裕度也會相應(yīng)的減小。整體來看，電路相位裕度都在860以上，增益裕度最差也在7 dB，因此具有高穩(wěn)定度。

4 結(jié)論

本文利用新穎的方法設(shè)計了一款適用于3D NAND的LDO。仿真結(jié)果表明，在相同負(fù)載電容情況下，本文的LDO所需補(bǔ)償電容最小，具有更高的環(huán)路增益和更好的線性調(diào)制。

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作者簡介：萬金梅（1993-），女，碩士研究生，主要研究方向為模擬集成電路設(shè)計。

劉飛（1974-），男，博士，研究員，主要研究方向為數(shù)模混合設(shè)計。

曾子玉（1985-），男，碩士研究生，主要研究方向為模擬集成電路設(shè)計。

霍宗亮，男，博士，研究員，主要研究方向為三維存儲器件及設(shè)計。