基于FPGA+COM Express的基帶數(shù)字信號(hào)處理平臺(tái)設(shè)計(jì)

(中國空空導(dǎo)彈研究院，河南 洛陽 471009)

0 引言

隨著數(shù)字信號(hào)處理技術(shù)和大規(guī)模集成電路的廣泛應(yīng)用，基帶數(shù)字信號(hào)處理平臺(tái)正朝著高度集成化、模塊化、通用化的方向發(fā)展[1]。傳統(tǒng)的基帶數(shù)字信號(hào)處理平臺(tái)多采用FPGA+DSP的結(jié)構(gòu)，數(shù)據(jù)量大但運(yùn)算結(jié)構(gòu)簡單的部分用FPGA實(shí)現(xiàn)，數(shù)據(jù)量少但控制結(jié)構(gòu)復(fù)雜的算法用DSP實(shí)現(xiàn)[2]。但DSP存在人機(jī)交互差，通信接口不夠豐富，設(shè)計(jì)開發(fā)周期長等問題，為了縮短產(chǎn)品研發(fā)周期，便于產(chǎn)品提早搶占市場，我們設(shè)計(jì)開發(fā)的衛(wèi)星信號(hào)分離系統(tǒng)采用了FPGA+嵌入式計(jì)算機(jī)模塊(COM,Computer On Module)的硬件架構(gòu)。

嵌入式計(jì)算機(jī)模塊是高度集成化的計(jì)算機(jī)模塊，可以大幅度減輕設(shè)計(jì)者的開發(fā)和維護(hù)工作，縮短開發(fā)周期。COM有多種標(biāo)準(zhǔn)，使用最廣泛的為COM Express，該標(biāo)準(zhǔn)規(guī)定了4種引腳分配類型和三種模塊尺寸[3]。COM Express是目前市場上最小、性能最高、最為先進(jìn)的嵌入式模塊之一，應(yīng)用于高端嵌入式領(lǐng)域[4]。COM Express的設(shè)計(jì)過程簡單，功能強(qiáng)大，靈活性高，可以大幅度提高工作效率[5]。本文主要闡述基于FPGA+COM Express的基帶數(shù)字信號(hào)處理平臺(tái)的設(shè)計(jì)，該平臺(tái)不但可以滿足衛(wèi)星信號(hào)分離系統(tǒng)的需求，而且運(yùn)算能力強(qiáng)大，接口豐富，具有很強(qiáng)的通用性，可廣泛應(yīng)用于基帶信號(hào)處理系統(tǒng)，實(shí)現(xiàn)產(chǎn)品的快速開發(fā)。

1 系統(tǒng)總體設(shè)計(jì)

結(jié)合衛(wèi)星信號(hào)分離系統(tǒng)的需求和產(chǎn)品開發(fā)周期等因素，選擇合適的硬件系統(tǒng)架構(gòu)。衛(wèi)星信號(hào)分離系統(tǒng)采用20振元的天線陣接收衛(wèi)星信號(hào)，同時(shí)接收多顆衛(wèi)星信號(hào)，然后根據(jù)各顆衛(wèi)星信號(hào)來向不同，用自適應(yīng)信號(hào)處理算法，將陣列天線波束分別對準(zhǔn)感興趣的衛(wèi)星，同時(shí)在其它衛(wèi)星信號(hào)來向形成零陷，從而將各顆衛(wèi)星信號(hào)分離輸出。需要將20路天線接收到的信號(hào)分別進(jìn)行采樣、下變頻、濾波、信號(hào)分離處理、分離出12路信號(hào)后分別上變頻輸出，進(jìn)行信號(hào)分離處理時(shí)需要知道自身平臺(tái)的姿態(tài)信息和衛(wèi)星信號(hào)的來向，從而自適應(yīng)的計(jì)算出需要分離的衛(wèi)星信號(hào)的權(quán)值，系統(tǒng)時(shí)鐘為62 MHz，采樣位寬為14 bit。20路信號(hào)并行實(shí)時(shí)處理，每個(gè)時(shí)鐘節(jié)拍完成一次運(yùn)算，運(yùn)算量很大，但數(shù)字上下變頻、濾波等功能相對固定，比較適合用FPGA實(shí)現(xiàn)[6]。而接收平臺(tái)的姿態(tài)信息和衛(wèi)星信號(hào)來向以及生成權(quán)值的數(shù)據(jù)處理速度相對較低，幾十毫秒完成一次運(yùn)算，我們用嵌入式計(jì)算機(jī)模塊來實(shí)現(xiàn)該部分功能。

圖1所示為本基帶數(shù)字信號(hào)處理平臺(tái)的硬件架構(gòu)，主要由A/D、FPGA、COM Express、網(wǎng)絡(luò)接口模塊、D/A、電源變換電路和時(shí)鐘管理電路等部分組成。20路A/D分別將20個(gè)天線陣元接收下來的已下變頻的模擬中頻信號(hào)量化為數(shù)字信號(hào)，F(xiàn)PGA分別對20路信號(hào)進(jìn)行下變頻、濾波，然后將相關(guān)參量送給嵌入式計(jì)算機(jī)模塊SOM-7565，SOM-7565根據(jù)接收到的慣導(dǎo)信息和衛(wèi)星信號(hào)來向，計(jì)算出需要分離的各顆衛(wèi)星信號(hào)的加權(quán)值并將權(quán)值送給FPGA，F(xiàn)PGA完成對各路信號(hào)的加權(quán)，并分別上變頻后送給D/A輸出。FPGA與SOM-7565之間用網(wǎng)口通信，F(xiàn)PGA通過以太網(wǎng)模塊實(shí)現(xiàn)網(wǎng)絡(luò)接口協(xié)議，通過以太網(wǎng)交換控制芯片實(shí)現(xiàn)信息交互。

圖1 基帶數(shù)字信號(hào)處理平臺(tái)的硬件架構(gòu)

2 系統(tǒng)硬件平臺(tái)設(shè)計(jì)

由上文可知，開發(fā)平臺(tái)主要包括FPGA、COM Express、網(wǎng)絡(luò)接口模塊、A/D、D/A、電源變換電路和時(shí)鐘管理電路，下面對硬件各部分平臺(tái)設(shè)計(jì)進(jìn)行簡要介紹。

2.1 FPGA芯片

FPGA芯片需要分別對20路信號(hào)進(jìn)行下變頻、濾波，加權(quán)，并分別完成12路信號(hào)上變頻，需要進(jìn)行大量的邏輯運(yùn)算和乘法運(yùn)算，因此對邏輯資源和乘法器的需求比較大；FPGA需要與20路A/D和12路D/A互聯(lián)，A/D和D/A均為14 bit位寬，因此對I/O資源的需求也很高。根據(jù)資源需求情況，我們選擇了Altera公司的Stratix V系列FPGA芯片5SGSMD8K2F40C3N。該芯片有等效邏輯資源695K，存儲(chǔ)器58Mbits,18×18乘法器3926個(gè)，可用IO數(shù)量為696個(gè)[7]，可以滿足系統(tǒng)設(shè)計(jì)需要。內(nèi)部可生成嵌入式內(nèi)核(NIOS)，方便對接口程序進(jìn)行調(diào)試?？梢岳肧ignal TapII，實(shí)時(shí)得到輸入輸出以及內(nèi)部信號(hào)時(shí)序關(guān)系，便于進(jìn)行程序調(diào)試。FPGA外圍電路主要有下載電路和測試電路，對外信息輸出可以通過網(wǎng)口輸出，也可以通過串口輸出。

2.2 嵌入式計(jì)算機(jī)模塊

根據(jù)對處理器計(jì)算能力和體積、功耗等方面的綜合考慮，我們選擇SOM-7565作為嵌入式計(jì)算機(jī)模塊。SOM-7565是一種符合COM Express標(biāo)準(zhǔn)的超小型計(jì)算機(jī)模塊，尺寸大小為84 mm×55 mm，采用x86架構(gòu)，可在其上運(yùn)行Windows XP操作系統(tǒng)。該模塊為研華科技生產(chǎn)的COM Express模塊，其主要性能如下[8]：

·CPU型號(hào)：Intel Atom Process N2600;

·主頻：1.6 GHz;

·芯片組：NM10;

·內(nèi)存：DDR3 2 GB;

·板上硬盤：4 GB;

·功耗：6.96 W。

COM Express模塊SOM-7565的標(biāo)準(zhǔn)化和通用化做的很好，方便人機(jī)交互以及和標(biāo)準(zhǔn)接口設(shè)備通信，具有豐富的外部接口，1個(gè)SATA端口，8個(gè)USB 2.0端口，3個(gè)PCIe總線端口，以及I2C總線、GPIO口、音頻接口、以太網(wǎng)口等，可滿足各種設(shè)計(jì)需求。本設(shè)計(jì)采用以太網(wǎng)口與FPGA和外部計(jì)算機(jī)通信，用RS232總線接收慣導(dǎo)信息和衛(wèi)星信號(hào)來向等信息，并通過SATA口外掛一塊128 GB的固態(tài)硬盤。

2.3 網(wǎng)絡(luò)接口模塊

網(wǎng)絡(luò)接口模塊主要包括W5100以太網(wǎng)芯片和RTL8305SC以太網(wǎng)交換控制芯片。FPGA與SOM-7565之間用網(wǎng)口通信，W5100是一款集成了TCP/IP協(xié)議的以太網(wǎng)接口芯片，內(nèi)部集成有10/100 Mbps的以太網(wǎng)控制器，可以實(shí)現(xiàn)沒有操作系統(tǒng)的Internet連接，用來完成FPGA的網(wǎng)絡(luò)接口協(xié)議，F(xiàn)PGA只需要進(jìn)行簡單的端口編程，即可實(shí)現(xiàn)Internet連接。W5100提供了3種接口[9]：直接并行總線、間接并行總線和SPI總線，我們采用間接并行總線的方式與FPGA連接，連接關(guān)系如圖2所示。

圖2 間接總線接口模式

RTL8305SC是一種5口以太網(wǎng)交換控制芯片，可提供10/100 Mbps傳輸速率的自動(dòng)協(xié)商和識(shí)別功能，用于協(xié)調(diào)FPGA，SOM-7565和上位機(jī)間的通信，SOM-7565可通過網(wǎng)口連接上位機(jī)，在上位機(jī)上用遠(yuǎn)程終端控制，待程序調(diào)試成功后再脫離上位機(jī)獨(dú)立運(yùn)行。

2.4 A/D電路

模數(shù)轉(zhuǎn)換電路由20路高速、高精度A/D及其外圍電路組成。需要采樣的中頻信號(hào)主頻為46.5 MHz，帶寬為20 MHz，采用帶通采樣，根據(jù)帶通采樣定理，采樣頻率應(yīng)不低于信號(hào)帶寬的兩倍，即采樣頻率不能低于40 MHz，考慮到A/D采樣后的下變頻處理利用免乘NCO來實(shí)現(xiàn)，我們選取的采樣時(shí)鐘為62 MHz，A/D采樣后信號(hào)主頻變?yōu)?2-46.5=15.5 MHz，與頻率為62/4=15.5 MHz的免乘NCO混頻后恰好可以變頻到基帶信號(hào)，這就要求A/D轉(zhuǎn)換器采樣速率不低于62MSPS。導(dǎo)航信號(hào)采樣數(shù)據(jù)有效位數(shù)不應(yīng)低于4 bit，否則會(huì)造成信噪比損失，考慮到信號(hào)幅度變化，電路板底噪以及A/D轉(zhuǎn)換器的線性工作范圍等因素，應(yīng)留取適當(dāng)裕量，選取的A/D轉(zhuǎn)換器有效數(shù)據(jù)位數(shù)應(yīng)不少于6 bit。本系統(tǒng)由于是樣機(jī)研制，考慮到平臺(tái)還可以應(yīng)用于其它科研項(xiàng)目，避免平臺(tái)資源浪費(fèi)，可對A/D指標(biāo)進(jìn)行適當(dāng)拔高。因此綜合考慮體積、功耗、價(jià)格等因素，我們選用的A/D轉(zhuǎn)換器是AD公司的AD9245。該芯片是采用CMOS技術(shù)的高速、高性能、單片集成的14位模數(shù)轉(zhuǎn)換器，其最高采樣頻率可以達(dá)到80MSPS，典型信噪比約70 dB，數(shù)據(jù)有效位數(shù)11.5 bit，可以滿足系統(tǒng)需求。為改善輸入信號(hào)質(zhì)量，提高對共模噪聲的抑制度，信號(hào)輸入A/D前先經(jīng)過調(diào)理電路，將單端信號(hào)轉(zhuǎn)換為差分信號(hào)，并進(jìn)行低通濾波。單端轉(zhuǎn)差分電路采用變壓器實(shí)現(xiàn)，中頻濾波電路根據(jù)輸入的模擬中頻信號(hào)頻率，選擇合適的RC濾波網(wǎng)絡(luò)。A/D前端調(diào)理電路如圖3所示。

圖3 A/D前端調(diào)理電路

2.5 D/A電路

FPGA實(shí)現(xiàn)衛(wèi)星信號(hào)分離后，需要將各顆衛(wèi)星信號(hào)分別輸出，因此需要選擇與之相適應(yīng)的D/A轉(zhuǎn)換器，系統(tǒng)設(shè)計(jì)要求能夠輸出12顆衛(wèi)星信號(hào)，因此需要12路D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器的分辨率越高，輸出信號(hào)的精度越高。實(shí)際輸出信號(hào)由于底噪、溫度等外界影響因素，而無法達(dá)到D/A芯片手冊所描述的精度[10]，因此設(shè)計(jì)時(shí)應(yīng)留足裕量。為保證信號(hào)精度，D/A轉(zhuǎn)換器的性能應(yīng)優(yōu)于A/D轉(zhuǎn)換器的性能[11]。系統(tǒng)輸出的中頻信號(hào)頻率為46.5 MHz，為保證信號(hào)質(zhì)量，采用的輸出信號(hào)頻率為系統(tǒng)主時(shí)鐘的2倍，即62*2=124 MHz，選用D/A的數(shù)據(jù)率應(yīng)不低于124 MHz。經(jīng)過對多種D/A器件的綜合比較，我們選用的D/A芯片為AD公司的DAC2904，該芯片具有以下主要特點(diǎn)：

(1)125MSPS數(shù)據(jù)率；

(2)單電源供電是5 V或3.3 V；

(3)高無雜散動(dòng)態(tài)范圍典型值為78 dB，低干擾；

(4)低功耗；

(5)內(nèi)嵌參考電路。

DAC2904是雙通道輸出的D/A轉(zhuǎn)換芯片，由獨(dú)立的兩路14 bit的并行端口組成，因此只需要6片芯片即可滿足系統(tǒng)需要。芯片的數(shù)據(jù)輸入接口接收標(biāo)準(zhǔn)的二進(jìn)制原碼，所有數(shù)字接口兼容CMOS電平。

在D/A的模擬輸出端利用RF變壓器可以很方便的把差分輸出信號(hào)變成單端輸出信號(hào)，同時(shí)能夠獲得較好的動(dòng)態(tài)特性。這種信號(hào)輸出方式的配置，可以明顯的減弱共模信號(hào)，從而可以在一個(gè)較寬的頻率范圍內(nèi)改善動(dòng)態(tài)特性。對于RF變壓器的選擇，要根據(jù)輸出信號(hào)的頻譜以及阻抗特性要求，合理的選擇變壓器的變壓比例，可以使其能夠獲得所需要的阻抗匹配的同時(shí)，獲得所需要的輸出電壓。在信號(hào)輸出前，我們還設(shè)計(jì)了中頻濾波器，用于濾除諧波信號(hào)。我們設(shè)計(jì)的基于該D/A轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換電路，如圖4所示。

圖4 數(shù)模轉(zhuǎn)換電路

2.6 電源變換電路

數(shù)字信號(hào)處理平臺(tái)外接24 V直流供電，板上器件供電由電源變換電路從24 V轉(zhuǎn)換為所需的各種電平，電源電路的設(shè)計(jì)主要遵循以下設(shè)計(jì)準(zhǔn)則：

板上各種電平的工作電流根據(jù)芯片數(shù)據(jù)手冊進(jìn)行預(yù)估，留夠余量；

A/D及D/A的模擬部分供電采用線性穩(wěn)壓電源，F(xiàn)PGA模擬時(shí)鐘電路采用線性穩(wěn)壓電源；

電流較大的電平通過地平面?zhèn)鬏敚仄矫娴匿佋O(shè)不能有瓶頸；

數(shù)字電路與模擬電路的地線分開并分別與電源端地線連接，盡量加大接地面積[12]，將地線構(gòu)成閉合回路；

合理安排電源層、地層及信號(hào)層的排布，通常在電源層旁邊安排一個(gè)完整的地層；

不同電源層在空間上要避免重疊，特別是一些電壓相差較大的電源之間，電源平面的重疊問題要設(shè)法避免；

電源層進(jìn)行內(nèi)縮設(shè)計(jì)，以一個(gè)H(電源和地之間的介質(zhì)厚度)為單位，電源層應(yīng)內(nèi)縮20H以上。

2.7 時(shí)鐘管理電路

時(shí)鐘管理電路為板上A/D、FPGA、COM Express模塊、網(wǎng)絡(luò)接口模塊和D/A提供工作時(shí)鐘，它包括晶振、時(shí)鐘驅(qū)動(dòng)芯片等。由于時(shí)鐘噪聲和抖動(dòng)會(huì)引起A/D采樣動(dòng)態(tài)誤差變大，因此要求時(shí)鐘信號(hào)具有較高的純度和較低的相噪特性，以防止A/D性能惡化。為保證20路信號(hào)的相位一致性，需要20路A/D采用相同的采樣時(shí)刻，這就要求20路A/D的采樣時(shí)鐘具有相同的走線長度，并且各路時(shí)鐘信號(hào)間的延時(shí)盡可能小。為了保證時(shí)鐘頻率的準(zhǔn)確性，晶振頻率應(yīng)選擇與信號(hào)處理時(shí)鐘同頻或整數(shù)倍分頻/倍頻頻率，本系統(tǒng)選用的晶振頻率與系統(tǒng)主時(shí)鐘一致，晶振為62 MHz的溫補(bǔ)晶振，全溫范圍內(nèi)頻率穩(wěn)定度不低于2 ppm。由于板上時(shí)鐘信號(hào)線較多，時(shí)鐘驅(qū)動(dòng)芯片是必不可少的。根據(jù)系統(tǒng)對時(shí)鐘信號(hào)的參數(shù)要求，我們采用多片CY2305和CY2309作為時(shí)鐘驅(qū)動(dòng)芯片。這兩種時(shí)鐘驅(qū)動(dòng)芯片具有零延遲輸出，60 ps的典型周期到周期抖動(dòng)，多個(gè)低抖動(dòng)輸出，85 ps的典型輸出至輸出扭曲,可以滿足系統(tǒng)需求。

3 系統(tǒng)測試

本文所述的基帶數(shù)字信號(hào)處理平臺(tái)的應(yīng)用背景是衛(wèi)星信號(hào)分離系統(tǒng)，該系統(tǒng)將分離出的各顆衛(wèi)星信號(hào)處理后再發(fā)射出去，以達(dá)到欺騙敵方的目的。如果分離出的衛(wèi)星信號(hào)處理延時(shí)過大，容易被敵方識(shí)別因而達(dá)不到欺騙敵方的目的。各顆衛(wèi)星信號(hào)到達(dá)地面時(shí)的功率不一致，但通常都在10 dB范圍內(nèi)波動(dòng)，系統(tǒng)要求分離出的衛(wèi)星信號(hào)中不應(yīng)包含其它衛(wèi)星信號(hào)，這就要求分離出的衛(wèi)星信號(hào)與其它衛(wèi)星信號(hào)的功率比足夠大。為滿足動(dòng)態(tài)載體的需要，權(quán)值更新速率不能太低，否則會(huì)造成波束指向誤差過大，導(dǎo)致系統(tǒng)性能急劇下降。該系統(tǒng)要求信號(hào)處理延時(shí)不大于10 us，分離出的衛(wèi)星信號(hào)與其它衛(wèi)星信號(hào)的功率比不小于20 dB，權(quán)值更新速率不小于10 Hz。

本系統(tǒng)由于主要的信號(hào)處理部分用大容量FPGA并行實(shí)現(xiàn)，實(shí)測系統(tǒng)延遲只有2 us。信號(hào)處理采用20個(gè)天線單元組成的天線陣實(shí)現(xiàn)，需要分離的衛(wèi)星信號(hào)理論上可實(shí)現(xiàn)10*log 20=13 dB的增益，實(shí)測信號(hào)增益不小于10 dB。信號(hào)處理算法在其它衛(wèi)星信號(hào)來向形成零陷，仿真得到的零陷深度在40-50 dB，實(shí)際實(shí)現(xiàn)時(shí)由于角度誤差，各通道間幅相誤差以及天線互耦等因素導(dǎo)致系統(tǒng)性能下降，實(shí)測得到的零陷深度不小于20 dB，因此分離出的衛(wèi)星信號(hào)與其它衛(wèi)星信號(hào)的功率比不小于30 dB。FPGA用來加權(quán)的權(quán)值計(jì)算由COM Express模塊實(shí)現(xiàn)，并通過網(wǎng)口將數(shù)據(jù)發(fā)送給FPGA，權(quán)值更新速率可達(dá)到20 Hz。各項(xiàng)性能指標(biāo)均達(dá)到了系統(tǒng)要求。

4 結(jié)束語

本文所述的基帶數(shù)字信號(hào)處理平臺(tái)，采用FPGA+COM Express的硬件架構(gòu)，充分利用了FPGA和COM Express模塊各自的優(yōu)勢，構(gòu)建了一個(gè)高性能的基帶處理平臺(tái)，實(shí)現(xiàn)了對大量高速復(fù)雜信號(hào)的接收與實(shí)時(shí)處理。COM Express具有豐富的標(biāo)準(zhǔn)接口，在通用性、可升級(jí)性上具有明顯的優(yōu)勢，設(shè)計(jì)靈活，易于實(shí)現(xiàn)，處理器模塊可以根據(jù)項(xiàng)目需要方便替換，F(xiàn)PGA也可以根據(jù)系統(tǒng)對資源的需求而選用不同的型號(hào)。該設(shè)計(jì)方案可廣泛應(yīng)用于基帶數(shù)字信號(hào)處理平臺(tái)的設(shè)計(jì)中，能夠適應(yīng)不同層次開發(fā)對硬件平臺(tái)的需求。