一種BCD碼數(shù)/模轉(zhuǎn)換器的設(shè)計(jì)

華猛 黃偉軍 劉傳洋 吳晨輝

摘 要： 提出一種8421BCD碼輸入的CMOS數(shù)/模轉(zhuǎn)換器。數(shù)/模轉(zhuǎn)換器輸入采用8421BCD碼并行數(shù)字碼輸入方式，輸出采用模擬電壓輸出的方式，內(nèi)部電阻網(wǎng)絡(luò)根據(jù)8421BCD碼特點(diǎn)進(jìn)行特殊設(shè)計(jì)；鎖存電路采用時(shí)鐘控制，極大地抑制毛刺干擾。電路設(shè)計(jì)是基于0.35 μm CMOS工藝，經(jīng)HSpice軟件和Cadence軟件仿真表明，電路工作在3.3 V電壓下，8421BCD碼數(shù)/模轉(zhuǎn)換器的積分非線性誤差（INL）最大為-0.48 LSB和微分非線性誤差（DNL）最大為-0.39 LSB，優(yōu)值（FOM）最大為3.96，電路功耗為0.97 mW。

關(guān)鍵詞： 8421BCD碼； 數(shù)/模轉(zhuǎn)換器； CMOS； 內(nèi)部電阻網(wǎng)絡(luò)； 時(shí)鐘控制； HSpice

中圖分類號： TN366?34； TP432 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2018）16?0026?05

Abstract： A digital?to?analog converter of 8421BCD code input is proposed. For the digital?to?analog converter，the parallel digital code 8421BCD code is used as the input mode，analog voltage output is used as the output mode，and the internal resistance network is specially designed according to the characteristics of the 8421BCD code. Clock control is adopted for the latch circuit to greatly restrain glitch impulses. The circuit design is based on the 0.35 μm CMOS process. The results of the HSpice and Cadence software simulation show that the circuit works at 3.3 V voltage，the maximum integral non?linear （INL） error and differential non?linear （DNL） error of the 8421BCD digital?to?analog converter are –0.48 LSB and –0.39 LSB，the maximum figure of merit （FOM） is 3.96，and the power consumption of the circuit is 0.97 mW.

Keywords： 8421BCD code； digital?to?analog converter； CMOS； internal resistance network； clock control； HSpice

隨著電子技術(shù)的飛速發(fā)展，數(shù)字信號的使用越來越廣泛[1?2]。然而，自然界信號都是模擬信號，機(jī)器卻只能識別和發(fā)出數(shù)字信號，所以數(shù)/模轉(zhuǎn)換器在混合電路系統(tǒng)中起到關(guān)鍵作用，是連接數(shù)字信號與模擬信號的橋梁。當(dāng)今電子時(shí)代有多種多樣的數(shù)/模轉(zhuǎn)換器[3]，根據(jù)內(nèi)部結(jié)構(gòu)可分為加權(quán)電阻網(wǎng)絡(luò)DAC（Digital?to?Analog Converter）、R?2R倒T型電阻網(wǎng)絡(luò)DAC[4?5]、雙極性采樣電容DAC[6?7]和單值電流型網(wǎng)絡(luò)DAC等。比較經(jīng)典的R?2R結(jié)構(gòu)DAC，具有使用電阻種類少且數(shù)量少、結(jié)構(gòu)簡單、工作速度快等特點(diǎn)[8]。但是現(xiàn)有的這些數(shù)/模轉(zhuǎn)換器結(jié)構(gòu)都是采用二進(jìn)制輸入的方式，然而在人們已經(jīng)習(xí)慣了十進(jìn)制數(shù)的使用，二進(jìn)制位權(quán)由低到高依次為1，2，4，8，16，32，64，128 ……，這不便開發(fā)者解讀。8421BCD（Binary Coded Decimal）碼是人與機(jī)器的一個(gè)紐帶。8421BCD碼是將每一位的十進(jìn)制數(shù)都用4位二進(jìn)制數(shù)表示，且這4位二進(jìn)制的位權(quán)依次是8，4，2，1。BCD碼已經(jīng)廣泛用于各個(gè)領(lǐng)域，在計(jì)算機(jī)領(lǐng)域的應(yīng)用中，既可保存數(shù)值的精確度，又可減少電腦做浮點(diǎn)運(yùn)算時(shí)所耗費(fèi)的時(shí)間。所以將BCD碼應(yīng)用到DAC中是新的方向[9]，不僅靈活簡便，還保留了二進(jìn)制碼 0和1低誤碼率的優(yōu)點(diǎn)。

二進(jìn)制數(shù)轉(zhuǎn)化為十進(jìn)制數(shù)的方法有多種，主要分為軟件轉(zhuǎn)化和硬件電路轉(zhuǎn)化[10?11]。軟件的實(shí)現(xiàn)方式又分DAA（Decimal Adjust after Addition）調(diào)節(jié)指令法和算法轉(zhuǎn)換法、查表法等，但是軟件轉(zhuǎn)化效率較低，占用資源多，耗時(shí)長[12?13]。硬件轉(zhuǎn)化法不占用內(nèi)存資源但是卻存在硬件響應(yīng)慢、成本大等問題。針對二進(jìn)制的使用不便和當(dāng)前所存在的數(shù)/模轉(zhuǎn)換器的不足，設(shè)計(jì)了BCD碼數(shù)/模轉(zhuǎn)換器，既能保留十進(jìn)制的簡便性又可以直接控制數(shù)/模轉(zhuǎn)換電路。

1 BCD碼數(shù)/模轉(zhuǎn)換器內(nèi)部電路設(shè)計(jì)

8421BCD碼的數(shù)/模轉(zhuǎn)換器是指輸入8421BCD碼，控制內(nèi)部數(shù)/?；旌想娐?，輸出對應(yīng)的模擬信號，系統(tǒng)整體結(jié)構(gòu)如圖1所示。數(shù)字信號以BCD碼的形式并行輸入，由鎖存電路進(jìn)行鎖存，進(jìn)而控制開關(guān)電路，形成不同阻抗的電阻網(wǎng)絡(luò)，最后形成對應(yīng)的模擬輸出。

1.1 最小BCD碼阻抗單元

8421BCD碼是人們比較熟悉的十進(jìn)制數(shù)的二進(jìn)制編碼表示形式，十進(jìn)制數(shù)的每一位都用四位二進(jìn)制數(shù)表示，見表1，這不僅保留了十進(jìn)制的簡便性還增加了對邏輯電路的靈活控制。圖2是最簡單的BCD碼數(shù)/模轉(zhuǎn)換器，也是最小的BCD碼數(shù)/模轉(zhuǎn)化單元。圖中d3，d2，d1，d0分別對應(yīng)電子開關(guān)S3，S2，S1，S0。

通過表1的8421BCD碼一覽表，觀察得知當(dāng)最高位為邏輯正時(shí)，有且僅有最低位可以為邏輯正，所以對應(yīng)圖2，當(dāng)d3為1時(shí)，開關(guān)打到上面選通最大分流值，d2，d1只能為0；此時(shí)開關(guān)選通到地，電路中電流值為零。開關(guān)S3既可以控制最大分流支路，又避免輸入的不是BCD碼而導(dǎo)致模擬輸出過大的錯(cuò)誤。根據(jù)虛短虛斷可知，求和放大器反相輸入端V-的電位始終接近于零，所以無論S2，S1，S0導(dǎo)通到任何一端，都相當(dāng)于連接到了“地”電位上。由此可得等效電路如圖3所示。

圖3中AA端口的等效電阻為R，串聯(lián)上一個(gè)3R電阻，總電阻為4R； BB和CC端口的等效電阻都是為R；與DD端口的電阻相等。所以不論S3打到哪個(gè)支路，流進(jìn)AA端口的電流與流進(jìn)DD端口、CC端口的電流比為1∶4∶4。

分析圖3等效電路，可計(jì)算出VREF與地之間的阻抗為：

1.2 3位BCD碼數(shù)/模轉(zhuǎn)換電路

文中設(shè)計(jì)3位BCD碼數(shù)/模轉(zhuǎn)換器，電路圖如圖4所示，輸入BCD碼為（d11d10d9d8_d7d6d5d4_d3d2d1d0）BCD；每4位是一個(gè)BCD碼，用一級電路實(shí)現(xiàn)，當(dāng)多位BCD碼時(shí)，由式（1）可知后級電阻網(wǎng)絡(luò)的總阻抗為0.8R，為保證多級擴(kuò)展，需要在每級之間加一個(gè)1.2R匹配電阻。整個(gè)3位BCD碼數(shù)/模轉(zhuǎn)化器電路中，電阻網(wǎng)絡(luò)只有4種阻值的電阻，且只有26個(gè)電阻，與經(jīng)典的12位R?2R倒T形電阻網(wǎng)絡(luò)數(shù)/模轉(zhuǎn)換器相比，電阻數(shù)量僅多兩個(gè)。因?yàn)檩斎胧鞘M(jìn)制數(shù)，所以同等模擬開關(guān)數(shù)量下，精度相對經(jīng)典的倒T形電阻網(wǎng)絡(luò)模/數(shù)轉(zhuǎn)換器稍差，但是用法簡便。在本電路設(shè)計(jì)中求和放大器的反饋電阻為0.8R，數(shù)/模轉(zhuǎn)換器輸出的模擬電壓的計(jì)算公式為：

由式（3）可得，輸出的模擬電壓與輸入的數(shù)字量成正比，滿足BCD碼輸入的要求。

1.3 CMOS開關(guān)電路分析

開關(guān)電路采用的是CMOS開關(guān)電路。CMOS開關(guān)電路不僅制作成本低，而且占用面積小。圖5是CMOS開關(guān)電路，Q8，Q9構(gòu)成一個(gè)傳輸門，Q10，Q11構(gòu)成一個(gè)傳輸門。由di控制前級CMOS電路驅(qū)動(dòng)兩個(gè)傳輸門，當(dāng)di為高電平時(shí)選通Select1到COM，為低電平時(shí)選通Select2到COM端。

1.4 控制鎖存電路

控制鎖存電路主要是將輸入的邏輯信號存儲起來，使其BCD碼數(shù)/模轉(zhuǎn)換穩(wěn)定輸出，減小毛刺干擾?？刂奇i存電路主要由兩級反相器和兩個(gè)傳輸門組成，并且傳輸門由CP時(shí)鐘信號控制，實(shí)現(xiàn)對輸入數(shù)字信號的鎖存。如圖6所示是控制鎖存電路圖。

圖6中兩傳輸門由CP時(shí)鐘信號控制，當(dāng)CP為低電平時(shí)，傳輸門導(dǎo)通，Vin可以傳輸?shù)絍out，反之，CP為高電平時(shí)，傳輸門關(guān)閉，Vin無法傳輸?shù)絍out。整個(gè)系統(tǒng)都由同一個(gè)時(shí)鐘控制，保證信號的同步性，極大地抑制電路由時(shí)延產(chǎn)生的毛刺現(xiàn)象。

2 仿真及結(jié)果分析

本設(shè)計(jì)采用HSpice軟件作為電路模擬仿真及結(jié)果分析的軟件工具。HSpice使電路級性能分析變得容易，具有良好的收斂性和精確的模型。HSpice不僅可以對集成電路進(jìn)行交流分析、直流分析、瞬態(tài)分析，還可以對電路的性能進(jìn)行多參數(shù)優(yōu)化，具有多重仿真的AvanWaves 交互式波形圖分析等功能，是目前集成電路設(shè)計(jì)中比較簡便、快捷、效果顯著的一款模擬仿真軟件。

軟件仿真主要分析了數(shù)/模轉(zhuǎn)換器非常重要的性能。參數(shù)指標(biāo)：微分非線性誤差DNL和積分非線性誤差I(lǐng)NL。微分非線性誤差又稱為差分非線性誤差，是指數(shù)/模轉(zhuǎn)換器相鄰刻度之間最大差值，體現(xiàn)數(shù)/模轉(zhuǎn)換器的精度高低。積分非線性誤差是輸出值偏離線性理論值的最大距離，主要體現(xiàn)出數(shù)/模轉(zhuǎn)化器的線性度的優(yōu)劣。圖7是用HSpice軟件仿真的微分非線性誤差結(jié)果圖，微分非線性誤差最大為-0.39 LSB。圖8是積分非線性誤差結(jié)果圖，積分誤差最大是-0.48 LSB。

圖9是電路采用0.35 μm CMOS工藝[14?16]，根據(jù)Layout的設(shè)計(jì)規(guī)則，使用Cadence軟件做的3位BCD的DAC的版圖設(shè)計(jì)，版圖面積大約為0.093 mm2，符合版圖設(shè)計(jì)面積小的原則。

表2是本文設(shè)計(jì)的BCD碼DAC與近年所提出DAC的性能對比表，其中，優(yōu)值（FOM）表示數(shù)/模轉(zhuǎn)換器在功耗、面積和分辨率之間的關(guān)系。FOM是衡量數(shù)/模轉(zhuǎn)換器優(yōu)劣的重要參數(shù)，單位為J·bit-1·mm2，公式為：

由表2可得，本文設(shè)計(jì)的BCD碼數(shù)/模轉(zhuǎn)換器在縮小面積和功耗控制上具有一定優(yōu)勢。

3 結(jié) 論

本文設(shè)計(jì)一種性能良好的BCD碼數(shù)/模轉(zhuǎn)換器，并采用HSpice模擬仿真電路進(jìn)行仿真測試。仿真結(jié)果表明設(shè)計(jì)的BCD碼數(shù)/模轉(zhuǎn)換器正常工作的微分非線性誤差小于0.39 LSB，積分非線性誤差小于0.48 LSB，版圖面積大約0.093 mm2，供電為3.3 V時(shí)，轉(zhuǎn)換時(shí)鐘頻率為2 MSPs的情況下，功耗為0.97 mW，優(yōu)值為3.96 J·bit-1·mm2。所設(shè)計(jì)的數(shù)/模轉(zhuǎn)換器內(nèi)部阻抗網(wǎng)絡(luò)使用電阻少，電阻種類少，降低了制作難度。版圖面積較小，功耗性能好，并且編碼輸入3位8421BCD碼，充分發(fā)揮了8421BCD碼的操作簡便的優(yōu)勢?？傮w上效果良好，設(shè)計(jì)滿足要求。

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