小型化寬帶微波頻率合成器設(shè)計(jì)

劉 興，胡天濤

(貴州航天計(jì)量測(cè)試技術(shù)研究所, 貴州 貴陽(yáng) 550009)

隨著軍用計(jì)量測(cè)試系統(tǒng)朝著小型化、輕量化方向不斷發(fā)展。微波頻率合成器作為型號(hào)產(chǎn)品計(jì)量測(cè)試系統(tǒng)的重要部分，實(shí)際應(yīng)用中要求它具備小型化、模塊化、標(biāo)準(zhǔn)化等特性。PXI作為一種開(kāi)放的業(yè)界標(biāo)準(zhǔn)，可滿(mǎn)足對(duì)復(fù)雜儀器系統(tǒng)日益增長(zhǎng)的需求，因此，基于PXI總線控制的微波頻率合成器具有重要的研究意義[1-3]。

針對(duì)某型號(hào)綜合計(jì)量測(cè)試平臺(tái)對(duì)基于PXI總線控制的微波頻率合成器的需求，采用PLL+DDS+PLL頻率合成技術(shù)和FPGA+PXI橋接芯片方式實(shí)現(xiàn)了一種基于PXI總線控制的小型化寬帶微波頻率合成器。

該頻率合成器采用鎖相環(huán)(PLL)電路為DDS提供參考信號(hào)，通過(guò)DDS激勵(lì)PLL電路實(shí)現(xiàn)寬帶小步進(jìn)信號(hào)輸出；通過(guò)提高鎖相環(huán)鑒相頻率和改變DDS參考頻率的方式改善輸出信號(hào)的相位噪聲和雜散抑制[4-10]；采用多級(jí)電調(diào)衰減器級(jí)聯(lián)技術(shù)拓寬輸出信號(hào)功率衰減范圍，并結(jié)合微波多層布線技術(shù)實(shí)現(xiàn)頻率合成器的小型化。

1 方案設(shè)計(jì)

1.1 技術(shù)指標(biāo)及要求

某型號(hào)綜合計(jì)量測(cè)試平臺(tái)所需微波頻率合成器主要技術(shù)指標(biāo)為：(1)輸出頻率范圍10～18 GHz；(2)功率衰減范圍-100～+10 dBm；(3)相位噪聲優(yōu)于-98 dBc/Hz@10 kHz；(4)雜散抑制，優(yōu)于-60 dBc；(5)頻率步進(jìn)100 Hz；(6)接口類(lèi)型為PXI總線接口；(7)結(jié)構(gòu)為3U2槽PXI板卡尺寸。

1.2 設(shè)計(jì)方案

該頻率合成器主要由通信與控制部分和微波信號(hào)產(chǎn)生部分組成，通信與控制部分采用PGA+PXI橋接芯片的方式實(shí)現(xiàn)PXI總線接口，接收來(lái)自PXI總線的信息，實(shí)現(xiàn)對(duì)頻率合成器的控制；微波信號(hào)產(chǎn)生部分采用PLL+DDS+PLL頻率合成方案實(shí)現(xiàn)微波信號(hào)源功能，采用多級(jí)電調(diào)衰減器級(jí)聯(lián)實(shí)現(xiàn)輸出信號(hào)-100～+10 dBm的功率衰減。系統(tǒng)原理框圖如圖1所示。

圖1 系統(tǒng)原理框圖

2 硬件電路及模塊設(shè)計(jì)

2.1 通信與控制模塊

通信與控制部分采用FPGA+PXI總線橋接芯片方式[11-13]實(shí)現(xiàn)PXI總線接口電路的設(shè)計(jì)。PXI總線接口電路原理框圖如圖2所示。

圖2 PXI總線接口電路原理框圖

圖2中，F(xiàn)PGA作為該系統(tǒng)的CPU，控制PXI橋接芯片完成頻率合成器功能電路和PXI總線間的接口控制通信功能。FPGA通過(guò)PXI橋接芯片接收來(lái)自PXI總線的數(shù)據(jù)，進(jìn)行識(shí)別解析，并控制微波信號(hào)產(chǎn)生模塊，使頻率合成器輸出指定頻率和功率的微波信號(hào)。

2.2 微波信號(hào)產(chǎn)生模塊

微波信號(hào)產(chǎn)生模塊采用PLL+DDS+PLL頻率合成方法實(shí)現(xiàn)微波信號(hào)的產(chǎn)生，通過(guò)功率衰減控制單元實(shí)現(xiàn)對(duì)輸出信號(hào)功率的控制，其原理框圖如圖3所示。

圖3 微波信號(hào)產(chǎn)生模塊原理框圖

如圖3所示，鎖相環(huán)電路單元1(PLL1)為直接數(shù)字頻率合成單元中的DDS提供高達(dá)3.5 GHz的可變頻參考時(shí)鐘，DDS輸出500～900 MHz的信號(hào)用于激勵(lì)鎖相環(huán)電路單元2(PLL2)，通過(guò)設(shè)置PLL2中分頻比(最高為20)和寬帶VCO即可實(shí)現(xiàn)頻率覆蓋10～18 GHz的信號(hào)輸出。

該頻率合成器采用ADI公司生產(chǎn)的DDS芯片AD9914參考時(shí)鐘高達(dá)3.5 GHz，最高輸出信號(hào)頻率可至1.4 GHz，通過(guò)AD9914較高的輸出頻率范圍，提高PLL2的鑒相頻率、降低環(huán)路分頻比，從而達(dá)到降低輸出信號(hào)相位噪聲的目的。

由于DDS輸出雜散可預(yù)知，為改善輸出信號(hào)的雜散抑制，可根據(jù)不同的信號(hào)輸出頻段，通過(guò)設(shè)置PLL1電路中分頻比的方式，實(shí)現(xiàn)DDS參考時(shí)鐘頻率的改變，從而可有效的避免特定點(diǎn)雜散的產(chǎn)生，實(shí)現(xiàn)良好的雜散抑制。

圖3中末端采用可變?cè)鲆娣糯笃鲗?shí)現(xiàn)功率放大、調(diào)節(jié)輸出信號(hào)功率平坦度功能，并通過(guò)多級(jí)電調(diào)衰減器實(shí)現(xiàn)-100～+10 dBm的功率衰減范圍；溫度傳感器實(shí)時(shí)采集微波信號(hào)產(chǎn)生模塊的溫度，通過(guò)設(shè)置D/A的輸出電壓值，控制多級(jí)衰減器在不同溫度下對(duì)衰減量進(jìn)行精確的溫度補(bǔ)償，保證頻率合成器在全溫條件下保持輸出功率的穩(wěn)定。

3 關(guān)鍵指標(biāo)分析

3.1 相位噪聲分析

由圖3可知，最終輸出信號(hào)的相位噪聲主要受信號(hào)產(chǎn)生鏈路中各功能單元相位噪聲的影響。其中DDS參考信號(hào)的相位噪聲理論計(jì)算為

(1)

DDS輸出信號(hào)經(jīng)過(guò)鎖相環(huán)后相位噪聲理論計(jì)算為

(2)

輸出頻率總相位噪聲為

(3)

式(1)～(3)中的ζ(fref)為100 MHz參考信號(hào)相位噪聲(-155 dBc/Hz@10 kHz)，ζ(fdds_ref)為DDS參考信號(hào)相位噪聲，ζ(PD1)為鑒相器1底噪(-146 dBc/Hz@10 kHz)，ζ(fdds_res)為DDS殘余信號(hào)相位噪聲(-140 dBc/Hz@10 kHz)，ζ(fdds)為DDS輸出信號(hào)相位噪聲，ζ(PD2)為鑒相器2底噪(-118.5 dBc/Hz@10 kHz)，ζ(fo)為輸出信號(hào)相位噪聲。

查閱相關(guān)芯片資料中的技術(shù)參數(shù)，帶入式(1)～(3)中，當(dāng)輸出頻率為14 GHz時(shí)，各功能單元相位噪聲理論計(jì)算值為：ζ(fdds_ref)=-124 dBc/Hz@10 kHz,ζ(fdds)=-128 dBc/Hz@10 kHz，ζ(fo)=-102 dBc/Hz@10 kHz。

3.2 雜散抑制分析

頻率合成器最終信號(hào)輸出雜散主要來(lái)源為DDS輸出雜散。DDS輸出信號(hào)雜散主要受相位截?cái)嗾`差、幅度截?cái)嗾`差、數(shù)模轉(zhuǎn)換器(DAC)非線性等因素的影響。其中占主導(dǎo)因素的是DAC的非線性效應(yīng)。由于DAC非線性的存在，使得輸出信號(hào)與參考信號(hào)產(chǎn)生交調(diào)頻率分量，形成DDS自身的主要雜散[14]。這些雜散分量可以表示為

f=mfs±nfout

(4)

式中，f表示雜散頻率分量；fs表示DDS參考時(shí)鐘頻率；fout表示輸出信號(hào)頻率；m,n表示階數(shù)。階數(shù)m和n越大，雜散分量則越小。

當(dāng)DDS參考時(shí)鐘頻率fs的1/N頻率點(diǎn)落在鑒相頻率的環(huán)路帶寬以?xún)?nèi)時(shí)，便會(huì)產(chǎn)生嚴(yán)重的雜散頻率。該頻率合成器通過(guò)改變DDS參考時(shí)鐘頻率fs和鎖相環(huán)分頻比的方法避開(kāi)該雜散惡化現(xiàn)象。其中同一輸出頻率不同DDS參考時(shí)鐘的雜散對(duì)比圖如圖4和圖5所示。

圖4 改變DDS參考頻率前的輸出信號(hào)雜散圖

圖5 改變DDS參考頻率后的輸出信號(hào)雜散圖

鎖相環(huán)電路單元對(duì)環(huán)路帶寬外有抑制作用，環(huán)路帶寬內(nèi)的雜散會(huì)惡化20lgN(N最大取20)；DDS產(chǎn)品手冊(cè)列出窄帶雜散抑制度優(yōu)于-90 dBc，故經(jīng)過(guò)鎖相環(huán)惡化后的雜散抑制度優(yōu)于-63 dBc。

3.3 頻率步進(jìn)分析

該頻率合成器主要通過(guò)改變DDS輸出頻率和PLL2的分頻比來(lái)實(shí)現(xiàn)輸出信號(hào)頻率的變化。設(shè)置DDS工作在單頻模式下，通過(guò)改變profile編程寄存器的控制參數(shù)對(duì)AD9914進(jìn)行控制，其輸出頻率fout由DDS頻率調(diào)諧字(FTW)控制，如式(5)所示

(5)

其中，fSYSCLK為DDS的參考時(shí)鐘，該頻率合成器中最高為3.5 GHz，帶入式(5)中，計(jì)算出DDS輸出信號(hào)的最小頻率分辨率為0.81 Hz，而PLL2的最大分頻比為20，輸出信號(hào)的最小頻率分辨率可達(dá)16.2 Hz，完全滿(mǎn)足頻率步進(jìn)100 Hz的要求。

4 軟件設(shè)計(jì)

頻率合成器的軟件主要由FPGA控制軟件、驅(qū)動(dòng)軟件和上層應(yīng)用軟件[15-17]組成，F(xiàn)PGA控制軟件為軟件設(shè)計(jì)核心，主要控制PXI橋接芯片完成頻率合成器與PXI總線間的通信功能，根據(jù)接收到的不同的控制命令完成PLL1、DDS、PLL2以及功率控制單元的控制，從而完成對(duì)頻率合成器的控制，其軟件流程如圖6所示。

圖6 FPGA控制軟件流程圖

5 產(chǎn)品實(shí)現(xiàn)

該頻率合成器中的微波電路印制板均采用板材FR4和Rogers4350的層疊混壓技術(shù)，采用標(biāo)準(zhǔn)的3U雙槽PXI板卡結(jié)構(gòu)設(shè)計(jì)。該頻率合成器實(shí)物如圖7所示。

圖7 頻率合成器實(shí)物圖

采用FSUP26信號(hào)分析儀對(duì)頻率合成器的輸出信號(hào)相位噪聲以及雜散抑制度進(jìn)行測(cè)試。其中相位噪聲的典型值如圖8的測(cè)試曲線所示，雜散抑制測(cè)試曲線的如圖9所示。

圖8 輸出信號(hào)相位噪聲測(cè)試曲線

圖9 輸出信號(hào)雜散抑制

由式(1)～式(3)計(jì)算出輸出頻率14 GHz時(shí)的相位噪聲約為-102 dBc/Hz@10 kHz，而實(shí)際測(cè)量值約為-99 dBc/Hz@10 kHz，雜散抑制度測(cè)試值約為-62 dBc，達(dá)到預(yù)期設(shè)計(jì)要求。

使用測(cè)量接收機(jī)N5531S對(duì)微波頻率合成器的輸出功率電平進(jìn)行測(cè)試，其測(cè)量值如表1所示。

表1 輸出功率測(cè)試數(shù)據(jù)

由表1的測(cè)試數(shù)據(jù)可知，該微波頻率合成器在10～18 GHz頻率范圍內(nèi)的衰減動(dòng)態(tài)范圍為-100～+10 dBm，達(dá)到預(yù)期設(shè)計(jì)要求。

6 結(jié)束語(yǔ)

采用PLL+DDS+PLL頻率合成方法及FPGA+PXI橋接芯片結(jié)合方式，實(shí)現(xiàn)了基于PXI總線控制的小型化寬帶微波頻率合成器。通過(guò)合理的結(jié)構(gòu)布局和采用微波多層布線技術(shù)在雙槽3U尺寸的PXI板卡上實(shí)現(xiàn)了儀器功能，滿(mǎn)足小型化、模塊化要求，同時(shí)也實(shí)現(xiàn)微波頻率合成器的高性能指標(biāo)。該微波頻率合成器已應(yīng)用在某型號(hào)綜合計(jì)量平臺(tái)上，性能指標(biāo)滿(mǎn)足實(shí)際使用需求。