基于A D 9 3 6 4芯片的射頻收發(fā)單元設(shè)計(jì)

高啟學(xué)

（安徽四創(chuàng)電子股份有限公司，合肥 230088）

隨著通信技術(shù)的快速發(fā)展，需要傳輸?shù)臄?shù)據(jù)量越來越大，而對通信設(shè)備的體積和功耗要求卻越來越小，高度集成化、軟件化成為一種趨勢。本文結(jié)合某項(xiàng)目的實(shí)際應(yīng)用，設(shè)計(jì)并實(shí)現(xiàn)了一種基于AD9364芯片的射頻收發(fā)單元，電路設(shè)計(jì)簡潔，指標(biāo)達(dá)到了設(shè)計(jì)要求。

1 AD9364芯片

軟件無線電靈活性強(qiáng)，參數(shù)易于修改，被認(rèn)為是繼模擬到數(shù)字、固定到移動(dòng)通信之后，在無線領(lǐng)域中的又一次通信革命[1]。AD9364芯片就是按照軟件無線電思想設(shè)計(jì)的一款革命性的射頻捷變收發(fā)器，芯片由亞德諾半導(dǎo)體技術(shù)有限公司（ADI）生產(chǎn)。該器件集成了所有必要射頻RF、混合信號以及數(shù)字模塊，是一款高集成度的射頻一體化收發(fā)芯片。芯片射頻發(fā)射部分含有兩個(gè)差分輸出級，可以多路復(fù)用至發(fā)射通道，內(nèi)置頻率合成器，工作頻率范圍為70MHz～6.0GHz，通道帶寬范圍為200KHz～56MHz[2]。射頻接收部分含有所有必要功能模塊，接收器是一個(gè)直接變頻系統(tǒng)，包括一個(gè)低噪聲放大器（LNA），以及匹配相內(nèi)（I）和正交（Q）放大器、混頻器和頻帶整形濾波器等。濾波器可以將接收到的射頻信號下變頻為基帶，以便進(jìn)行數(shù)字化處理。

AD9364芯片數(shù)字接口采用并行數(shù)據(jù)方式和外部各種基帶處理器（BBP）之間進(jìn)行傳輸數(shù)據(jù)，接口可以配置為單端CMOS格式或差分LVDS格式，以滿足各種連接需求。通過軟件編程，使得該芯片能夠適用多種通信標(biāo)準(zhǔn)，比如頻分雙工（FDD）和時(shí)分雙工（TDD）模式。此外，芯片還提供了自我校準(zhǔn)和自動(dòng)增益控制（AGC）系統(tǒng)，可以在多種溫度和輸入信號條件下維持高性能水平，確保能夠在不同的環(huán)境下正常工作。

2 電路設(shè)計(jì)

射頻收發(fā)單元采用頻分雙工（FDD）方式，工作頻率從ISM頻段中選擇，頻點(diǎn)為5.8GHz和5.7GHz，一對頻率互為收發(fā)。根據(jù)國家《關(guān)于使用5.8GHz頻段頻率事宜的通知（信部無[2002]277號）》要求，射頻發(fā)射功率≤500mW，也即是≤27dBm。本射頻收發(fā)單元設(shè)計(jì)時(shí)將發(fā)射功率設(shè)定在100mW（20dBm）。

AD9364芯片射頻接收機(jī)結(jié)構(gòu)為零中頻接收機(jī)結(jié)構(gòu)[3]，基于AD9364芯片的射頻收發(fā)單元原理框圖見圖2所示。

圖2 射頻收發(fā)單元原理框圖

可編程FPGA一方面負(fù)責(zé)對外接口數(shù)據(jù)轉(zhuǎn)換、多路數(shù)據(jù)復(fù)接，一方面進(jìn)行信號調(diào)制和解調(diào)，通過數(shù)據(jù)輸入、輸出端口和AD9364對接。FPGA選用賽靈思（XILINX）公司Zynq-7000SoC系列XC7Z035芯片，該芯片容量較大，性價(jià)比較高，印制板（PBC）占用面積較小。編程方面使用硬件描述語言VHDL進(jìn)行邏輯電路編寫。設(shè)備采用QPSK調(diào)制解調(diào)方式，該方式由于頻譜利用率較高，誤碼率較好，抗干擾能力強(qiáng)而得到廣泛應(yīng)用[4]。QPSK調(diào)制基本原理框圖如03所示。

圖3 QPSK調(diào)制原理框圖

圖3中首先將輸入的串行數(shù)據(jù)串并轉(zhuǎn)換，分別得到I、Q兩路數(shù)據(jù)，此后對兩路數(shù)據(jù)進(jìn)行脈沖成形、濾波處理，再進(jìn)行正交調(diào)制后輸出。解調(diào)時(shí)首先對載波進(jìn)行恢復(fù)，經(jīng)數(shù)字匹配濾波后，依次進(jìn)行載波同步、時(shí)鐘同步等處理，得到兩路I、Q數(shù)據(jù)再進(jìn)行并串轉(zhuǎn)換后輸出。

由于AD9364芯片在典型5.5GHz工作時(shí)最大發(fā)射功率6.5dBm，為保證工作穩(wěn)定和可靠，設(shè)計(jì)中在AD9364后級單獨(dú)采用一級功率放大方式，將射頻功率放大到至20dBm，經(jīng)雙工器通過天線發(fā)射出去。后級功率放大器選用ADI公司的砷化鎵HMC408電路。在射頻信號接收方面，AD9364芯片在5.8GHz時(shí)噪聲系數(shù)超過5dBm，相對較高。為降低射頻收發(fā)單元整體噪聲系數(shù)，設(shè)計(jì)中增加了獨(dú)立的低噪放，該低噪放電路選用中國電科第十三所生產(chǎn)的NC3025Q。AD9364芯片輸入、輸出的射頻信號均為差分信號，而功率放大器和低噪聲放大器輸入端和輸出端為單端信號，因此需要使用巴倫電路進(jìn)行差分和單端信號的互相轉(zhuǎn)換。利用射頻捷變收發(fā)器AD9364芯片設(shè)計(jì)開發(fā)出的射頻收發(fā)單元，電路簡潔，集成度高，各項(xiàng)指標(biāo)達(dá)均到了設(shè)計(jì)要求，經(jīng)長期使用后，證明性能穩(wěn)定可靠。

3 結(jié)束語

[1] 王東，胡艷軍.軟件無線電[J].計(jì)算機(jī)技術(shù)與發(fā)展，2006（12）：83-85.

[2] ADI.RF捷 變 收 發(fā) 器AD9364[DB/OL].http：//www.analog.com/media/cn/technical-documentation/data-sheets/AD9364_cn.pdf.

[3] 孫治國.遠(yuǎn)距離高速無線傳輸系統(tǒng)硬件設(shè)計(jì)[D].西安郵電大學(xué)，2017.

[4] D.Divsalar，M.K.Simo.Multiple-Symbol Differential Detection of MPSK.IEEE Transactions on Communications.1990，38（3）：300-308.