基于FPGA的信號發(fā)生器仿真設(shè)計(jì)

陳嘉

摘要

在現(xiàn)代電子系統(tǒng)中，信號發(fā)生器作為該系統(tǒng)的重要組成部分之一，信號源得到了廣泛的應(yīng)用。頻率合成技術(shù)就是信號發(fā)生器一個(gè)關(guān)鍵的技術(shù)，利用FPGA開發(fā)平臺，對信號發(fā)生器進(jìn)行仿真設(shè)計(jì)，能夠得到提高信號發(fā)生器的靈活性。

【關(guān)鍵詞】FPGA 信號發(fā)生器 仿真設(shè)計(jì) 研究

實(shí)現(xiàn)信號發(fā)生器需要多種技術(shù)的支持，最簡單的就是搭建模擬信號，但是容易出現(xiàn)頻率不穩(wěn)定，導(dǎo)致信號發(fā)生器無法精準(zhǔn)使用。采用DDS技術(shù)實(shí)現(xiàn)的信號發(fā)生器精準(zhǔn)度高，并且頻率也較穩(wěn)定。在DDS平臺中，F(xiàn)PGA就是一個(gè)非常實(shí)用的技術(shù)。本文就基于FPGA平臺對信號發(fā)生器進(jìn)行仿真設(shè)計(jì)。

1FPGA

FPGA是信號發(fā)生器的主要控制芯片，是整個(gè)系統(tǒng)的核心，在系統(tǒng)中起到?jīng)Q定性的作用，選擇FPGA需要滿足一定的設(shè)計(jì)條件，比如：

（1）能夠完成PCIE協(xié)議的解析;

（2）使用DDS IP核完成信號發(fā)生器的信號轉(zhuǎn)換;

（3）有豐富的資源實(shí)現(xiàn)數(shù)據(jù)的輸出;

（4）具有時(shí)鐘管理功能，用于解決時(shí)鐘與數(shù)據(jù)的同步問題;

（5）具有可擴(kuò)展高速存儲配件，實(shí)現(xiàn)數(shù)據(jù)輸出功能。

2 FPGA配置

2.1引腳配置

FPGA的I/O管腳配置如表1所示。在時(shí)鐘引腳中，分為全局時(shí)鐘與局部時(shí)鐘，在本設(shè)計(jì)方案中，采用的是全局時(shí)鐘引腳設(shè)計(jì)，因?yàn)樾盘柊l(fā)生器需要為外部提供多個(gè)時(shí)鐘，采用全局時(shí)鐘能夠覆蓋整個(gè)FPGA，具有延遲可預(yù)測的功能，且時(shí)鐘質(zhì)量優(yōu)良。

除了表1配置的引腳外，I/O引腳的用途還能夠?yàn)楦咚俚腄AC提供差分?jǐn)?shù)據(jù)的輸入;對寄存器進(jìn)行操作;為繼電器提供信號;為波形數(shù)據(jù)存儲器提供服務(wù)等。另外，根據(jù)I/O引腳的位置，需要將引腳分配在不同的Bank中，除了特定的Bank之外，還可以對外部的部件進(jìn)行讀寫操作，將其配置為時(shí)鐘，但是需要遵循一定的原則。

2.2 FPGA電路設(shè)計(jì)

FPGA時(shí)鐘需要統(tǒng)一規(guī)劃，通過倍頻得到的時(shí)鐘提供給FPGA使用，數(shù)字時(shí)鐘對頻率定值有一定的要求，因此需要選擇封裝的有源晶振，電路如圖l所示。

2.1.1 DAC電路設(shè)計(jì)

DAC芯片是整個(gè)模塊的核心，主要的功能就是完成信號的模擬轉(zhuǎn)換，在選擇DAC芯片時(shí)，要考慮分辨率和轉(zhuǎn)換速度，還要考慮轉(zhuǎn)換時(shí)產(chǎn)生的瞬間毛刺和噪聲因素。

2.1.2定值放大單元電路設(shè)計(jì)

DAC的輸出電壓是有一定限制的，需要根據(jù)幅度的控制來進(jìn)行方案的分配，輸出端需要在設(shè)計(jì)的過程中將電路放大，通過輸出的共模電壓引腳調(diào)節(jié)信號電壓，在設(shè)計(jì)時(shí)也會出現(xiàn)不同的原因，比如放大差分信號的值，并且不能影響差分信號的直流信息;設(shè)置輸出差分信號沒以滿足下級差分器件的輸入要求。差分放大器的指標(biāo)如表2所示。

噪聲和失調(diào)電壓需要進(jìn)行優(yōu)化設(shè)計(jì)，電路引入的電壓會影響到信號的質(zhì)量和精確度，電壓噪聲與電源紋波與傳輸帶的帶寬有密切的聯(lián)系，且失調(diào)的電壓與平衡度與期間的溫度相關(guān)。電壓噪聲與失調(diào)電壓在進(jìn)行處理是解決的方式不同，電壓噪聲產(chǎn)生的原因主要是因?yàn)殡娫吹募y波過大，去耦效果不佳，需要采用優(yōu)良的電源設(shè)計(jì)和去耦網(wǎng)絡(luò)進(jìn)行解決;失調(diào)電壓產(chǎn)生的原因主要是因?yàn)闇囟冗^高或者電路不對稱，因此需要采保證機(jī)箱風(fēng)冷，不工作時(shí)讓芯片進(jìn)行休眠，并且采用對稱的電路和芯片才能解決此類失調(diào)問題。

2.1.3波形噪聲分析

使用DDS結(jié)構(gòu)時(shí)需要進(jìn)行噪聲因素的考慮，DDS獲取信號相位的方式是相位截?cái)啵盘柊l(fā)生器進(jìn)行波形時(shí)的相位累加器約為40位，相位截?cái)鄡H為14位，相位截?cái)嘈纬烧`差之后會引入雜散，形成噪音。在信號轉(zhuǎn)換中，數(shù)模轉(zhuǎn)換時(shí)需要采用采樣頻率才能夠完整的保留原始信號中的信息，DDS技術(shù)在進(jìn)行信號采樣與恢復(fù)的過程設(shè)計(jì)時(shí)才能夠分析頻率的特性。在實(shí)際的情況中，DDS的輸出頻譜較為復(fù)雜，會在形成的過程中出現(xiàn)能量不等的譜線，需要從根本上消除原因，遏制雜散頻率，將頻譜的純度進(jìn)行優(yōu)化。針對DDS的頻譜雜散，需要進(jìn)行方案的改善與優(yōu)化，以奈奎斯特帶寬作為接線，通過設(shè)計(jì)濾波性能消除帶外噪聲;在信號頻譜的范圍之內(nèi)，雜散信號需要進(jìn)行減少相位截?cái)嘁氲脑肼?，需要在一定范圍?nèi)增大波形查找表的容量信息，并且讓波形存儲器在一定的條件下進(jìn)行優(yōu)化，采用存儲壓縮技術(shù)完成優(yōu)化。在設(shè)計(jì)電路時(shí)需要通過對PCB的布局對電源逐級去耦，將數(shù)字信號與模擬信號相隔離，以減少系統(tǒng)產(chǎn)生的噪音。

3結(jié)束語

現(xiàn)代電子技術(shù)的核心技術(shù)就是FPGA，會根據(jù)系統(tǒng)的實(shí)際情況進(jìn)行優(yōu)化與仿真驗(yàn)證，借助計(jì)算機(jī)完成相關(guān)的設(shè)計(jì)，借助微電子技術(shù)能夠大大的縮短設(shè)計(jì)的周期，為高速數(shù)字信號處理提供了一個(gè)很好的平臺。

參考文獻(xiàn)

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