基于Verilog-A的流水線型ADC數(shù)字校正技術(shù)仿真平臺

宮月紅，張少君，羅 敏，王明雨，劉冰冰

（1.山東交通學(xué)院船舶與輪機(jī)工程學(xué)院，威海264209；2.哈爾濱工業(yè)大學(xué)（威海）微電子中心，威海 264209）

1 引言

隨著信息技術(shù)的進(jìn)一步發(fā)展，微電子芯片集成度不斷提高，芯片尺寸越來越小。工藝尺寸的縮小意味著特征線寬不斷降低。在這一背景下：一方面，器件速度進(jìn)一步提高，功耗進(jìn)一步降低；另一方面，晶體管本征增益降低，工作電源電壓降低。此時，數(shù)字電路的速度更快，功耗更低，所以數(shù)字電路會持續(xù)受益；而對于模擬電路來說，電源電壓、本征增益的降低意味著高增益的放大器設(shè)計越來越困難。所以，工藝的演進(jìn)對于模擬電路來說是一種挑戰(zhàn)。在很多的應(yīng)用場合，模擬電路趨向于用更多的數(shù)字電路來代替。模數(shù)轉(zhuǎn)換器（ADC）作為將模擬信號轉(zhuǎn)換為數(shù)字信號的裝置，起著連接模擬世界與數(shù)字世界橋梁的作用。模擬電路可能會消失，但是模數(shù)轉(zhuǎn)換器永遠(yuǎn)不會消失。這樣一來，模數(shù)轉(zhuǎn)換器成為了限制數(shù)字信號處理技術(shù)發(fā)展的瓶頸，因此，進(jìn)一步提高模數(shù)轉(zhuǎn)換器性能的顯得更加重要。

為了在深亞微米條件下降低模擬電路的設(shè)計難度，同時保持較低的功耗，采用數(shù)字輔助技術(shù)增強(qiáng)模擬電路性能成為一種必然選擇。當(dāng)前流行的應(yīng)用于ADC的數(shù)字增強(qiáng)技術(shù)大體可分為兩大類。第一類是基于統(tǒng)計的數(shù)字校正技術(shù)[1]。這種校正技術(shù)一般需要在信號傳輸通路中注入偽隨機(jī)碼，利用偽隨機(jī)碼出現(xiàn)“0”和“1”概率相同的特性來估計非線性誤差，對后級數(shù)據(jù)進(jìn)行補(bǔ)償。這類校正技術(shù)校正算法的收斂要依賴統(tǒng)計規(guī)律，收斂時間較長。第二類是確定性的校正技術(shù)，這類校正技術(shù)算法收斂不依賴統(tǒng)計規(guī)律，收斂時間較短。按照收斂的方式的不同，這一類校正技術(shù)又有兩種。第一種通過加入測試信號來建立傳輸函數(shù)模型，實現(xiàn)對后臺轉(zhuǎn)化數(shù)據(jù)進(jìn)行傳輸函數(shù)建模[2]。由于測試信號的加入會打斷正常的轉(zhuǎn)換流程，所以轉(zhuǎn)換速度會受到一定的影響。第二種在主ADC外專門設(shè)計一個參考ADC[3]，通過參考ADC與主ADC轉(zhuǎn)換結(jié)果的差別來建立傳輸函數(shù)模型。這種校正技術(shù)不會打斷正常的模數(shù)轉(zhuǎn)換流程，收斂速度也比較快，但是參考ADC的存在會增加額外的模擬電路開銷，并且電路設(shè)計也比較復(fù)雜。在實際應(yīng)用中，需要結(jié)合不同的應(yīng)用場合，選用不同的數(shù)字校正技術(shù)。

為了對數(shù)字增強(qiáng)技術(shù)進(jìn)行研究，確保設(shè)計的正確性及適用性，需要對校正技術(shù)進(jìn)行多種層次的驗證。其中，在芯片電路設(shè)計之前，需要對系統(tǒng)的模塊和參數(shù)建立模型，并進(jìn)行仿真、模擬，以驗證方案的可行性及選擇合適的參數(shù)。這就需要對系統(tǒng)中的各種非理想因素、電路中各個模塊工作細(xì)節(jié)以及校正算法進(jìn)行模擬并仿真，此時建立高層次行為級仿真平臺就變得非常重要[4]。

因此，采用Verilog-A硬件描述語言搭建了一個流水線型ADC數(shù)字校正技術(shù)仿真平臺。該平臺采用Verilog-A來描述流水線型ADC模擬部分電路模塊，同時采用Verilog來描述數(shù)字校正算法。Verilog-A作為一種應(yīng)用于模擬電路以及混合信號電路仿真的標(biāo)準(zhǔn)化模型語言，既可以對模擬電路中各個模塊的功能及連接關(guān)系進(jìn)行結(jié)構(gòu)描述，又可以對電路中各種器件（小至電阻、電容、電感等基本器件，大到濾波器，鎖相環(huán)等模擬模塊）進(jìn)行行為描述。并且，Verilog-A語言無縫集成在Cadence的集成電路設(shè)計環(huán)境Design Framework II(DFII)中，可直接應(yīng)用于Spectre電路仿真器進(jìn)行仿真[5]。

在DFII環(huán)境下，Verilog-A的默認(rèn)庫中包括了大量采用Verilog-A語言描述的各種硬件單元模型。這些模型中既包括像ADC這種大的完整功能模塊，又包括像電阻、電容、晶體管這種底層元件。按照實際應(yīng)用需要，設(shè)計者可以很方便地對庫里的硬件單元模型進(jìn)行修改，也可以自己創(chuàng)建全新的硬件模型。

在模擬部分和數(shù)字部分的建模分別完成之后，將兩部分合并，采用Spectre-Verilog混合電路仿真器進(jìn)行仿真。采用Verilog-A和Verilog語言建立行為級仿真平臺，可以將高層次行為級建模、仿真與實際電路設(shè)計、仿真統(tǒng)一在同一個EDA(Electronic Design Automation)設(shè)計平臺下，從而為數(shù)字提高技術(shù)的研究奠定基礎(chǔ)。

2 誤差建模

在流水線型ADC信號傳輸通路中，由于各種非理想因素的存在（比如子ADC中的比較器失調(diào)等），造成了ADC的轉(zhuǎn)換結(jié)果不理想。為了對數(shù)字校正技術(shù)進(jìn)行研究，需要對這些非理想因素進(jìn)行準(zhǔn)確的模擬。在建立的仿真平臺中，采用Verilog-A語言對這些非理想因素進(jìn)行建模，并結(jié)合校正算法進(jìn)行仿真驗證。

在諸多非理想因素中，失調(diào)誤差的建?？梢酝ㄟ^向參考電平中引入偏移量來實現(xiàn)；流水線型ADC數(shù)字校正技術(shù)主要對流水線型ADC中非線性誤差進(jìn)行校正，此時，就需要對流水線型ADC系統(tǒng)中的非線性誤差進(jìn)行建模。一般來說，線性或非線性通信系統(tǒng)的輸入輸出關(guān)系都可以用Volterra級數(shù)來表示。采用Volterra級數(shù)對傳輸函數(shù)進(jìn)行描述，既適用于時不變系統(tǒng)，又適用于時變系統(tǒng)[6-7]。式(1)給出了一般通信系統(tǒng)的連續(xù)時間傳輸函數(shù)表達(dá)式：

式中，x(t)和y(t)分別表示通信系統(tǒng)的輸入和輸出，yk(x(t))的具體表達(dá)式如式(2)所示：

在有些場合下，不需要考慮模擬電路中的時變因素。以級間余量放大器為例，式(1)中的時變因素對應(yīng)放大器的記憶效應(yīng)。一般情況下，對數(shù)字校正技術(shù)的研究只考慮了放大器不帶有記憶效應(yīng)的情況，所以可以對輸入輸出特性進(jìn)行簡化，此時的輸入輸出關(guān)系可以用泰勒級數(shù)來表示。將泰勒級數(shù)表達(dá)式進(jìn)行化簡，可以得到多項式形式的放大器傳輸函數(shù)表達(dá)式如式(3)所示：

此表達(dá)式中只考慮了放大器的增益非線性誤差，而沒有考慮增益誤差，增益誤差可以用失調(diào)誤差的形式表示。

在建立的仿真平臺中，通過給相應(yīng)模塊的傳輸函數(shù)表達(dá)式人為引入非理想因素來實現(xiàn)對非線性誤差的模擬。以建立的仿真平臺中采用的開環(huán)結(jié)構(gòu)的級間余量放大器為例。對于開環(huán)放大器非理想因素的模擬通過在放大器模型中加入非線性誤差來實現(xiàn)。在該模型中，用三次多項式來對放大器的傳輸函數(shù)進(jìn)行近似，可以加入一階誤差、三階誤差或者同時引入兩種誤差來對放大器的非線性誤差進(jìn)行建模。圖1給出了加入誤差前后的放大器傳輸函數(shù)曲線。

圖1 加入誤差前后開環(huán)放大器傳輸函數(shù)曲線

3 校正算法建模

對于同一種模擬電路，可以采用不同的數(shù)字校正算法進(jìn)行誤差校正。在建立的行為級仿真平臺中，采用Verilog語言對數(shù)字校正算法進(jìn)行描述。在這一部分，數(shù)字校正部分被做成一個功能模塊，如果采用不同的數(shù)字校正技術(shù)進(jìn)行校正，則只需要對校正算法部分進(jìn)行修改，也就是直接對算法模塊進(jìn)行修改即可。

圖2中給出了一種確定性校正技術(shù)的原理框圖[2,8]。該校正技術(shù)通過對級間運算放大器的非線性誤差進(jìn)行校正來提高ADC的轉(zhuǎn)換精度。為了降低流水線型ADC的系統(tǒng)功耗，采用開環(huán)放大器作為級間余量放大器來代替?zhèn)鹘y(tǒng)的閉環(huán)放大結(jié)構(gòu)，并且選用最接近實際傳輸函數(shù)的三次多項式來對開環(huán)放大器的傳輸函數(shù)進(jìn)行近似，提高校正精度。在校正過程中，通過加入測試信號的方式，建立第一級級間放大器傳輸函數(shù)模型，通過該模型結(jié)合后級的輸出碼值來估計理想的運算放大器輸入碼值。

圖2 一種應(yīng)用確定性校正算法的校正系統(tǒng)結(jié)構(gòu)圖

4 系統(tǒng)仿真平臺

采用Verilog－A語言結(jié)合Verilog語言，搭建了一個12位流水線型ADC數(shù)字增強(qiáng)技術(shù)仿真平臺。整個仿真平臺大體由以下幾部分構(gòu)成。

4.1 主ADC模塊

圖3給出了12位流水線型ADC主體結(jié)構(gòu)圖。該ADC整體有效位數(shù)為12位，由10個1.5位/級輸出的子級，以及最后的一個2位/級輸出子級組合而成。除最后一級外，每個子級都是由子ADC和MDAC構(gòu)成，最后一級僅由子ADC構(gòu)成。各子級的數(shù)字輸出碼經(jīng)過時鐘對齊后送入全加器陣列進(jìn)行錯位相加得到最終輸出碼。

圖3 主ADC流水線型模型

4.2 子ADC模塊

圖3的主ADC模塊中包括10級子級，子級中包括子ADC和MDAC、減法電路和級間余量放大器等。其中子ADC包括兩個比較器，比較器的比較電平分別為±1/4Vref。用Verilog－A語言將單個子級描述為一個模塊，并通過文本編輯的方式直接修改各項參數(shù)。

4.3 數(shù)字校正模塊

對于相同的模擬電路結(jié)構(gòu)，可以設(shè)計不同的數(shù)字校正技術(shù)來對誤差進(jìn)行校正。在芯片設(shè)計開發(fā)階段，為了節(jié)約成本，可以把數(shù)字校正部分放在芯片外，通過片外處理器來實現(xiàn)數(shù)字部分的功能，或者將數(shù)字校正算法寫在FPGA中來對數(shù)字校正技術(shù)進(jìn)行驗證。這一做法在系統(tǒng)建階段也可以靈活應(yīng)用。在該階段，校正算法部分可以通過Verilog語言描述來完成。在這一部分，數(shù)字校正部分被做成一個功能模塊，不同的校正算法對應(yīng)不同的Verilog代碼，當(dāng)校正算法需要修改時，直接修改校正算法模塊即可。

下面給出了一種確定性的數(shù)字校正技術(shù)校正算法模塊對應(yīng)的部分Verilog代碼：

5 系統(tǒng)仿真結(jié)果

由于Verilog－A語言可以無縫集成在集成電路設(shè)計環(huán)境中，所以使用建立的仿真平臺不但可以對流水線型ADC的結(jié)構(gòu)和模數(shù)轉(zhuǎn)換功能進(jìn)行模擬，還可以分別對應(yīng)用校正算法前后ADC的靜態(tài)特性（積分非線性INL、差分非線性DNL）和動態(tài)特性（無雜散動態(tài)范圍SFDR、信噪失真比SNDR等）進(jìn)行測量，并可以計算得到其有效位數(shù)ENOB等參數(shù)。

下面給出了用于測量INL的功能模塊的部分Verilog－A代碼：

圖4給出了給主ADC加40 MHz采樣時鐘，9 MHz正弦輸入信號時的輸入輸出波形圖。

圖4 ADC輸入輸出仿真波形

6 結(jié)束語

在工藝線寬進(jìn)一步縮小的背景下，采用數(shù)字提高技術(shù)來增強(qiáng)數(shù)?；旌想娐废到y(tǒng)的性能已成為一種必然趨勢。文中提出的基于Verilog-A的流水線型ADC數(shù)字提高技術(shù)仿真平臺能夠?qū)α魉€型ADC進(jìn)行系統(tǒng)建模，并能夠?qū)α魉€型ADC中非理想因素進(jìn)行精確模擬，同時可以結(jié)合采用Verilog語言描述的數(shù)字校正算法模塊進(jìn)行數(shù)?；旌戏抡妫瑸閿?shù)字校正技術(shù)的研究提供了一種高效、便捷的途徑。在流水線型ADC的研究中應(yīng)用此平臺，可以縮短數(shù)字校正技術(shù)研究時間，并且提高設(shè)計靈活性，從而大大縮短芯片開發(fā)周期，降低開發(fā)成本。這一點在高性能、低功耗流水線型ADC的研究中具有非常重要的意義，從而可以對信息產(chǎn)業(yè)的發(fā)展起到重要的促進(jìn)作用。

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