高速PCB設(shè)計(jì)中的阻抗匹配與方式研究

吳紅芳，姚騰飛，張建寧

（1.中國航空工業(yè)導(dǎo)彈院，河南 洛陽 471009；2.凱邁（洛陽）測(cè)控有限公司，河南 洛陽 471009）

在能量傳輸過程中，最常見是阻抗匹配。進(jìn)行數(shù)據(jù)傳輸?shù)木€路阻抗需要在數(shù)值上與負(fù)載阻抗基本一致，由此在傳輸過程中阻止反射作用的發(fā)生，此時(shí)主要由負(fù)載吸收產(chǎn)生的一切能量。否則，預(yù)示著能量在傳輸中發(fā)生了損失。高速PCB設(shè)計(jì)工作中，信號(hào)的質(zhì)量好壞直接與阻抗匹配相關(guān)。本文以高速PCB設(shè)計(jì)中存在的阻抗匹配問題為研究對(duì)象，研究其阻抗匹配的原理、不同頻率的阻抗匹配以及阻抗匹配的方式。

1 阻抗匹配產(chǎn)生

首先，選擇直流電壓源中負(fù)載方面的內(nèi)容。任意電壓器內(nèi)部都會(huì)存在內(nèi)阻因素，所以在實(shí)際工作中常把電壓源看作為一個(gè)理想的電壓源串聯(lián)一個(gè)電阻r的組合樣式。電壓源的負(fù)載電阻定為R，電動(dòng)勢(shì)定為U，電源的內(nèi)阻定為r，在此基礎(chǔ)上就可以運(yùn)算獲得電阻R上通過的電流值，即I=U/(R+r)。

當(dāng)電源的負(fù)載電阻R值變小時(shí)，其輸出電流變大。負(fù)載R上的電壓可以表示為UO=IR=U[1+(r/R)]?？梢缘贸?，如果負(fù)載電阻R變大，那么其輸出電壓值UO就會(huì)變高。那么，電阻R上消耗的功率為[1]：

對(duì)于已經(jīng)給定的信號(hào)源，其內(nèi)阻r是固定的，其負(fù)載電阻R可以根據(jù)需要自行選擇。(R-r)(R-r)/R中，如果R=r，(R-r)(R-r)/R能夠獲得最小值0，此時(shí)負(fù)載電阻R獲得的最大輸出功率為Pmax=UU/(4r)。換句話說，在數(shù)值上，如果負(fù)載電阻和信號(hào)源內(nèi)阻基本一致，那么在此負(fù)載上可以得到最大的輸出功率。上述結(jié)論在低頻電路與高頻電路中一樣可以應(yīng)用。然而，在容性或者感性阻抗存在于交流電路中時(shí)，阻抗匹配將發(fā)生變化，這時(shí)的信號(hào)源與負(fù)載阻抗在實(shí)部方面保持一致，但其虛部互為相反數(shù)，一般將這樣的匹配方式稱為共軛匹配。

2 不同頻率電路中的阻抗匹配

2.1 低頻電路中的阻抗匹配

處于低頻電路時(shí)，通常不會(huì)對(duì)傳輸線互相匹配問題考慮過多，一般只權(quán)衡負(fù)載和信號(hào)源間的實(shí)際情況。究其原因，主要表現(xiàn)在線路中的低頻信號(hào)遠(yuǎn)遠(yuǎn)超過了傳輸線的長度，即傳輸線相對(duì)變成了“短線”，其造成的反射通常不予考慮[2]。因此可以認(rèn)為，選擇數(shù)值較小的負(fù)載R，可能夠獲得輸出大電流；如果選擇較大的負(fù)載R，可以得到較大的輸出電壓。同時(shí)，選擇與信號(hào)源內(nèi)阻相匹配的電阻R時(shí)，可以使輸出功率達(dá)到最大值。另外，有些儀器輸出端的負(fù)載為專門的條件設(shè)置，假如負(fù)載的條件變化，將導(dǎo)致儀器達(dá)不到初始性能，稱為阻抗失配。

2.2 高頻電路中的阻抗匹配

當(dāng)信號(hào)頻率很高時(shí)，電路的反射問題應(yīng)該引起重視。高頻信號(hào)對(duì)應(yīng)的波長較短，如果其傳輸線長度等于波長，原信號(hào)就會(huì)與反射信號(hào)互相疊加，引發(fā)原信號(hào)的形變。

假如傳輸線的特征阻抗與負(fù)載阻抗數(shù)值上不等，將導(dǎo)致負(fù)載端產(chǎn)生反射作用。一般而言，剖析導(dǎo)致PCB阻抗不匹配的影響因素、求解辦法，均要求傳輸線路的特征阻抗是通過解二階偏微分方程實(shí)現(xiàn)。需要指出的是，決定傳輸線特征阻抗的直接因素是其使用的材料及結(jié)構(gòu)，往往與傳輸線長度、信號(hào)頻率等關(guān)系不大。家用電視的閉路線輸電線的特征阻抗阻值為75 Ω，其他的射頻設(shè)備同軸線的特征阻抗大多數(shù)為50 Ω。先前電視天線架上八木天線的饋線則常采用扁平平行線作為傳輸線，特征阻抗為300 Ω。

由于饋線特征阻抗阻值為300 Ω，與電視機(jī)射頻輸入端75 Ω的輸入阻抗不匹配。為了實(shí)現(xiàn)線路匹配，需要在電視機(jī)前加入阻抗變換器。阻抗變換器可以以75 Ω替換300 Ω的阻抗，基本能夠處理好線路匹配的難題[3]。

特性阻抗與平常所說的電阻概念不同。特性阻抗與傳輸線的長度無關(guān)，因此使用歐姆表無法測(cè)量具體的阻值。要盡可能消除反射，那么負(fù)載阻抗與傳輸線的特征阻抗應(yīng)基本一致，以期達(dá)到阻抗匹配的目的。如果阻抗不匹配，線路中會(huì)出現(xiàn)反射，使得能量傳遞不流暢，極大地降低了傳輸效率，同時(shí)也會(huì)使功率不能發(fā)射，進(jìn)一步損壞發(fā)射設(shè)備。

3 阻抗匹配的途徑

3.1 終端串聯(lián)

信號(hào)源端的阻抗比傳輸線特征阻抗低，是串聯(lián)終端匹配的重要前提。終端串聯(lián)主要是在信號(hào)源端與傳輸線二者間串聯(lián)電阻R，實(shí)現(xiàn)電源端輸出阻抗與傳輸線特征阻抗的互相匹配。這樣可以阻擋負(fù)載端反射的信號(hào)，進(jìn)而避免再次發(fā)生反射[4]。

至于串聯(lián)匹配，很小的電流驅(qū)動(dòng)力就可以滿足其信號(hào)驅(qū)動(dòng)器的要求。在實(shí)際設(shè)計(jì)工作中，經(jīng)常串聯(lián)終端匹配電阻值，因?yàn)閭鬏斁€特征阻抗等于匹配電阻值與驅(qū)動(dòng)器輸出阻抗的和。理想狀態(tài)下，信號(hào)驅(qū)動(dòng)器輸出的阻抗為0。然而，實(shí)際輸出阻抗一般都會(huì)存在且數(shù)值較小，同時(shí)信號(hào)具有電平變化，其輸出阻抗也會(huì)發(fā)生變化。需要注意的是，串聯(lián)終端匹配在鏈狀拓?fù)浣Y(jié)構(gòu)的網(wǎng)路中不太適用。短時(shí)間內(nèi)，負(fù)載端信號(hào)幅度是原始信號(hào)幅度的50%左右，這時(shí)低信號(hào)噪聲容限和信號(hào)不定邏輯態(tài)將較為明顯。

3.2 終端并聯(lián)

信號(hào)源端的阻抗保持很小狀態(tài)時(shí)，在負(fù)載端并聯(lián)電阻能夠?qū)崿F(xiàn)輸入阻抗與傳輸線的特征阻抗相匹配，同樣可以消除負(fù)載端反射。通常，使用單電阻與雙電阻并聯(lián)的形式。當(dāng)芯片輸入的阻抗處于較高狀態(tài)時(shí)，單電阻的負(fù)載端所并聯(lián)的電阻值需要與傳輸線特征阻抗保持盡可能一致。上述就是匹配電阻選擇原則。

終端并聯(lián)匹配易操作，缺點(diǎn)是無法消除直流功耗。信號(hào)占空比與單電阻直流消耗關(guān)系密切。高電平、低電平中的雙電阻方式都會(huì)存在直流功耗，卻比單電阻形式減少50%的電流。類似地，SSTL驅(qū)動(dòng)器廣泛應(yīng)用于高速信號(hào)，采用單電阻模式，可將其并聯(lián)于VTT中，而DDR2的數(shù)據(jù)信號(hào)內(nèi)置于芯片中。單電阻形式也常常在TMDS接口使用較多，如果接收設(shè)備端并聯(lián)IOVDD時(shí)，其單端阻抗值為50 Ω[5]。

目前，雖然并聯(lián)終端匹配容易施行，卻會(huì)引起直流功耗。在TTL、CMOS系統(tǒng)中，由于單電阻方式?jīng)]有完全適用于驅(qū)動(dòng)，因此會(huì)導(dǎo)致其需要有兩個(gè)電阻形式。同時(shí)，要求有兩個(gè)元件與之相匹配，這樣對(duì)PCB的板面積就有了具體要求。因此，在密度較高的印刷電路板中，并聯(lián)終端匹配是不適合的。

4 高頻電路阻抗匹配實(shí)例分析

基于SOPC的DDS波形發(fā)生器。采用的方案很簡單，即FPGA模擬DDS邏輯，然后經(jīng)過一個(gè)DA轉(zhuǎn)換，將來自FPGA的IO口的數(shù)字信號(hào)轉(zhuǎn)換為模擬量。電路圖在IO口和DA數(shù)字端都連接了電阻，即進(jìn)行了PCB的阻抗匹配。

其實(shí)，速度快的器件無論頻率高低都應(yīng)該加。反射和上升沿有關(guān)，一般走線長度大于上升沿傳播距離的1/6就要加。假如信號(hào)是100 MHz，而上升沿可能只有1～2 ns（電路板上信號(hào)的傳播速度并不是光速，而是與介電常數(shù)有關(guān)，表層微帶還與線寬、介質(zhì)厚度有關(guān)，帶狀5.4 inch/ns，微帶7 inch/ns），取20 cm/ns，那么傳播距離只有20～40 cm。所以，超過5 cm就應(yīng)該匹配。

實(shí)現(xiàn)阻抗匹配的常用方式有串聯(lián)、并聯(lián)電阻。選擇串聯(lián)匹配電阻，一般要求匹配電阻與驅(qū)動(dòng)輸出器的阻抗之和等于傳輸線的特征阻抗。而當(dāng)電路系統(tǒng)中芯片的輸入阻抗很高時(shí)，需要使用并聯(lián)電阻。要求并聯(lián)的電阻值與傳輸線特征阻抗基本一致，常使用雙電阻模式，如22的或是33的。這是因?yàn)樵谏漕l領(lǐng)域，傳輸線通常是50 Ohm的。所以，33 Ohm比較合適。對(duì)于數(shù)字電路傳輸線阻抗通常在75～100 Ohm，且可以再大一些。

匹配電阻不僅存在取值問題，而且存在位置問題。如果是串聯(lián)匹配，要靠近源；如果是并聯(lián)匹配，要靠近負(fù)載。幾乎所有器件都是低阻抗輸出高阻抗輸入，所以一般串連匹配電阻是在源端匹配，并聯(lián)匹配是對(duì)終端匹配。一般，總線采用源端匹配。

5 結(jié) 論

阻抗匹配是PCB設(shè)計(jì)中最常遇到的問題。匹配方式通過變壓器實(shí)現(xiàn)阻抗的轉(zhuǎn)換、采用串聯(lián)或者并聯(lián)電容的手段以及串聯(lián)或者并聯(lián)電阻等常用手段。三種阻抗匹配各有適用的范圍，因此在具體的設(shè)計(jì)工作中應(yīng)認(rèn)真分析處理。例如，高頻電路中的阻抗匹配時(shí)，選用串聯(lián)或者并聯(lián)匹配。需要注意適用原則，即串聯(lián)匹配要靠近源，并聯(lián)匹配則需要靠近負(fù)載。

參考文獻(xiàn)：

[1] 孫小孟.射頻阻抗匹配器的設(shè)計(jì)與研究[M].昆明：昆明理工大學(xué)，2012.

[2] 黃繼承，黃繼文，彭星波，等.高速電路設(shè)計(jì)研究[J].通信電源技術(shù)，2015，32（6）：41-44.

[3] 戴 文，王 芳，劉燕竹.高速數(shù)字電路PCB設(shè)計(jì)中的阻抗控制[J].電子技術(shù)應(yīng)用，2006，32（6）：134-136.

[4] 張健楠，鮑 丹，劉婷婷.差分線對(duì)在高速PCB設(shè)計(jì)中的應(yīng)用[J].電子元器件應(yīng)用，2011，（1）：23-24.

[5] 李 樹.無線通信模塊PCB電磁兼容性研究[D].北京：華北電力大學(xué)，2014.