并聯(lián)DC/DC系統(tǒng)中高速無線通信接收裝置的設(shè)計(jì)

汪 濤，劉 升，葛蘆生

（安徽工業(yè)大學(xué)電氣與信息工程學(xué)院，馬鞍山243000）

DC電源已廣泛應(yīng)用了分布式電源系統(tǒng)代替集中式電源，用小功率DC-DC變換器并聯(lián)，以滿足大功率負(fù)載要求[1]。隨著并聯(lián)DC/DC分布式電源系統(tǒng)研究的深入，一些先進(jìn)的通信手段被用于電力電子系統(tǒng)中，無線通信作為未來通信的主流，DC/DC采用無線通信技術(shù)能夠減少復(fù)雜的物理連線，拓展分布式電源系統(tǒng)的適用范圍和簡(jiǎn)易系統(tǒng)的維護(hù)等。

將無線通信技術(shù)應(yīng)用于DC/DC并聯(lián)電源控制系統(tǒng)中，則設(shè)計(jì)一個(gè)高速基帶信號(hào)處理無線收發(fā)硬件平臺(tái)[2]尤為重要。目前基帶信號(hào)處理作為軟件無線電的關(guān)鍵技術(shù)之一備受青睞，國(guó)內(nèi)外常采用單個(gè)處理器，如DSP、ASIC、FPGA等來處理基帶信號(hào)；單個(gè)處理器均無法較好地滿足軟件無線電對(duì)高速基帶處理平臺(tái)的要求。因此，本文設(shè)計(jì)一種基于DSP+FPGA架構(gòu)的基帶信號(hào)處理平臺(tái)。相比單個(gè)處理器，此硬件平臺(tái)可以充分結(jié)合DSP與FPGA各自的優(yōu)點(diǎn)，更好地發(fā)揮整體性能。

1 系統(tǒng)硬件平臺(tái)設(shè)計(jì)

1.1 系統(tǒng)方案

針對(duì)DC/DC并聯(lián)電源控制系統(tǒng)單次數(shù)據(jù)傳輸量小、信息高頻的特點(diǎn)，本文設(shè)計(jì)以FPGA+DSP架構(gòu)為核心，依托于高性能器件和高速接口搭建一個(gè)高速基帶信號(hào)處理硬件平臺(tái)。該平臺(tái)具有靈活的處理結(jié)構(gòu)，對(duì)不同結(jié)構(gòu)的算法都有較強(qiáng)的適應(yīng)能力，尤其適合實(shí)時(shí)信號(hào)的處理。基于DSP+FPGA架構(gòu)的無線通信硬件平臺(tái)整體結(jié)構(gòu)如圖1所示。

圖1 無線傳輸硬件平臺(tái)整體結(jié)構(gòu)Fig.1 Overall structure of wireless transmission hardware platform

整體數(shù)字信號(hào)傳輸主要經(jīng)基帶信號(hào)處理、數(shù)模/模數(shù)轉(zhuǎn)換、射頻（RF）前端及智能天線收發(fā)。基帶處理模塊實(shí)現(xiàn)信號(hào)高速傳輸?shù)恼_收發(fā)、存儲(chǔ)及實(shí)時(shí)處理，射頻前端模擬正交上/下變頻將基帶信號(hào)調(diào)至工作頻段?；鶐盘?hào)處理主要由DSP與FPGA來完成，而射頻處理由射頻前端電路來實(shí)現(xiàn)。

1.2 信號(hào)傳輸處理過程

由圖1可知，無線數(shù)據(jù)傳輸硬件平臺(tái)包括發(fā)射和接收兩部分，本文主要研究接收裝置部分，其系統(tǒng)架構(gòu)如圖2所示。

圖2中，F(xiàn)PGA芯片完成基帶信號(hào)處理及與射頻前端銜接，完成數(shù)字下變頻和數(shù)據(jù)預(yù)處理任務(wù)，還需完成對(duì)高速數(shù)據(jù)的接收、緩存以及配置控制的功能。此接收裝置經(jīng)智能天線接收到信號(hào)進(jìn)入射頻前端模擬正交下變頻模塊處理后送至A/D模塊，F(xiàn)PGA通過高速接口接收A/D轉(zhuǎn)化后的數(shù)據(jù)，先對(duì)數(shù)據(jù)進(jìn)行數(shù)字下變頻到基帶，包括NCO、濾波、抽取等；再根據(jù)需要對(duì)基帶數(shù)據(jù)進(jìn)行預(yù)處理，如信號(hào)同步、解調(diào)、解幀等；最后通過并行輸出至PC機(jī)顯示控制界面。發(fā)射裝置工作原理與其相反，不再贅述。

圖2 接收裝置系統(tǒng)架構(gòu)流程Fig.2 Flow chart of the receiver's system architecture

2 硬件模塊選擇及接口設(shè)計(jì)

2.1 主要器件的選型

本系統(tǒng)高速的信號(hào)處理能力取決于信號(hào)處理各模塊的選型。①DSP采用TI公司的TMS320C6713芯片，它是一款高性能浮點(diǎn)型芯片，主頻達(dá)300 MHz，最高運(yùn)行速度可達(dá)2 400 MIPS，且采用超長(zhǎng)指令字結(jié)構(gòu)，具有出色的運(yùn)算能力、高效的指令集、智能外設(shè)、大容量的存儲(chǔ)空間及大范圍的尋址能力，專門面向復(fù)雜數(shù)據(jù)處理。②FPGA選用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，該芯片擁有豐富的I/O引腳資源，方便與外圍器件進(jìn)行連接，門數(shù)資源也相當(dāng)豐富，可以滿足目前絕對(duì)大多數(shù)的信號(hào)處理硬件編程和控制能力。③AD采用Analog Device公司的AD9233芯片，它是一款單芯片，12位采樣精度，125MSPS模數(shù)轉(zhuǎn)換器（ADC），最高采樣率可達(dá)125 MHz，模擬帶寬最高可達(dá)650 MHz，可以做射頻直接帶通采樣。④正交下變頻模塊選用ADI公司的AD8347芯片，它是一款單芯片、寬帶800 MHz至2.7 GHz正交解調(diào)器。

2.2 基帶處理模塊接口設(shè)計(jì)

基帶信號(hào)處理是由FPGA和DSP完成的。由圖2可知，DSP芯片依靠EMIF接口與FPGA相連。在TMS320系列DSP上具有一種高速的接口EMIF，其設(shè)計(jì)是為了實(shí)現(xiàn)DSP與外部擴(kuò)展存儲(chǔ)器進(jìn)行高速連接。本系統(tǒng)通過EMIF接口與FPGA相接，經(jīng)FPGA與其他外部設(shè)備相連，使FPGA變成中轉(zhuǎn)站，其他數(shù)據(jù)處理芯片可以通過FPGA將信號(hào)傳輸至DSP。DSP芯片只要通過EMIF接口就能實(shí)現(xiàn)對(duì)復(fù)雜系統(tǒng)的控制。DSP與FPGA接口連接如圖3所示。

圖3 DSP與FPGA的接口連線Fig.3 Connections at the interface between DSP and FPGA

圖3中，DSP通過32位數(shù)據(jù)總線ED[31；0]、20位地址總線EA[21：2]及控制線CE[3：0]與FPGA相連。另外，DSP還有2根讀、寫信號(hào)線。DSP的讀入/寫出采用中斷方式控制，當(dāng)FPGA開始寫出數(shù)據(jù)后，向DSP發(fā)送讀中斷請(qǐng)求，DSP響應(yīng)中斷讀取數(shù)據(jù)。而當(dāng)DSP要開始寫出數(shù)據(jù)時(shí)，向FPGA發(fā)送接受中斷請(qǐng)求，將處理好的數(shù)據(jù)放在總線上，等待FPGA的讀入。

2.3 FPGA與射頻前端接口設(shè)計(jì)

目前常見的RF前端架構(gòu)有超外差架構(gòu)和零中頻架構(gòu)，本設(shè)計(jì)采用的零中頻架構(gòu)[3]（直接下變頻架構(gòu)）是由RF直接變成基帶，而不經(jīng)過中頻的架構(gòu)。接收裝置RF前端完成主要功能有濾波，功率放大，正交下變頻，I/Q解調(diào)，其結(jié)構(gòu)框圖如圖4所示。來自智能天線的RF信號(hào)，經(jīng)RF帶通濾波器選擇出有用信號(hào)后送入LNA放大，然后送入正交混頻器，與可調(diào)頻率的兩路本振信號(hào)混頻，直接產(chǎn)生正交（I）、同相（Q）兩路信號(hào)輸出，并分別經(jīng)過低通濾波后送到ADC，然后通過A/D轉(zhuǎn)換后送至高速基帶處理模塊。

以產(chǎn)生1 575 MHz波段為例，接收裝置射頻前端電路本文采用1 575 MHz無源發(fā)射接收智能天線（內(nèi)含帶通濾波器）、AD9233（雙通道12位AD芯片）、AD8347（正交下變頻芯片）、SI4133（本地振蕩器芯片）和HMC476SC70（低噪聲放大器LNA）等器件。FPGA通過SPI接口配置SI4133，則接收裝置射頻前端的硬件連接如圖5所示。

圖4 零中頻架構(gòu)接收機(jī)Fig.4 Channels in the receiver with zero-IF architecture

圖5 接收機(jī)射頻前端的硬件連接Fig.5 Hardware connections at the receiver's RF front-end

3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)采用基于BPSK的軟件無線電開發(fā)平臺(tái)[4]進(jìn)行測(cè)試，此平臺(tái)如圖6所示。

圖6 基于BPSK的軟件無線電開發(fā)平臺(tái)Fig.6 Software radio development platform based on BPSK

該無線電平臺(tái)不包含復(fù)雜的通信算法，為減小開發(fā)周期，DSP不參與整個(gè)通信鏈路。將FPGA作為基帶處理的核心芯片和整個(gè)鏈路的控制核心，與A/D、正交下變頻模塊和智能天線等組成完整的射頻接收機(jī)電路?；鶐盘?hào)處理部分由FPGA完成，其他部分由對(duì)應(yīng)的硬件電路完成。FPGA芯片的處理過程如下。

由于傳統(tǒng)異步串口通信方式延時(shí)較長(zhǎng)及速度慢問題，本文采用并行通信方式來發(fā)送和接收信號(hào)。在模塊化的FPGA設(shè)計(jì)中[5]，調(diào)用FIFO的IP core核作為并行數(shù)據(jù)收發(fā)的緩存寄存器，部分主要程序如下：

而FPGA通過SPI接口配置本振SI4133模塊產(chǎn)生1 572 MHz的本振信號(hào)，對(duì)模擬正交下變頻模塊AD8347進(jìn)行作用，如圖5所示。頂層模塊例化子模塊程序如下：

在數(shù)字信號(hào)傳輸中BPSK解調(diào)和數(shù)據(jù)解幀是基帶處理的核心，而數(shù)字下變頻模塊作用是對(duì)來自A/D數(shù)字化采樣的高頻信號(hào)進(jìn)行下變頻至基帶，其中CIC濾波器模塊用于對(duì)高頻采樣速率進(jìn)行抽取、濾波，同時(shí)獲得數(shù)據(jù)解幀時(shí)的碼速率（CIC_OUT_ ENA），碼速率即為每一位數(shù)據(jù)傳輸時(shí)的速率。而科斯塔斯環(huán)模塊用于相干解調(diào)，恢復(fù)發(fā)送端發(fā)射的原始基帶信號(hào)。由數(shù)字下變頻模塊中產(chǎn)生載波頻率fn= 3 MHz的控制字計(jì)算公式[6]N=（fn/（2 fs））·232,得到N= 32’h7AE147B。頂層模塊例化各子模塊程序如下：

科斯塔斯環(huán)模塊用于解調(diào)出基帶信號(hào) ZF_ BIT，例化程序如下：

數(shù)據(jù)解幀模塊對(duì)解調(diào)出的基帶信號(hào)進(jìn)行串并轉(zhuǎn)換，通過輸出端口FIFO_WDATA與FIFO模塊的輸入端口data相連進(jìn)行數(shù)據(jù)傳輸，例化程序如下。

4 測(cè)試結(jié)果

本系統(tǒng)時(shí)鐘采樣頻率為fs=100 MHz,碼速率為12.5 MHz，在完成程序模塊化的編程之后，通過軟件quartus II 11.0將程序配置到 FPGA中完成測(cè)試。由并行接口接收傳輸?shù)臄?shù)據(jù)，接收裝置接收來自發(fā)射裝置發(fā)送的數(shù)字“1”（00000001B），發(fā)射數(shù)據(jù)開關(guān)頻率為100 kHz。通過FPGA的通用自由I/O端口引出RXD[0]、TXD[0]連接示波器，所采集的發(fā)射端和接收端的波形如圖7所示。無線網(wǎng)絡(luò)通信延遲是難以避免的，本實(shí)驗(yàn)延時(shí)t=12 μs，為1.2個(gè)傳輸周期。實(shí)驗(yàn)驗(yàn)證了基于FPGA+DSP無線通信接收裝置進(jìn)行實(shí)時(shí)基帶處理的可行性，滿足目前并聯(lián)DC/DC電源系統(tǒng)中對(duì)無線傳輸?shù)囊蟆?/p>

圖7 CH2接收數(shù)字“1”（000000001B）Fig.7 Digit“1”（000000001B）received by CH2

5 結(jié)語

本方案能充分利用FPGA與DSP各自的優(yōu)勢(shì)，與常見的無線接收模塊相比，無論軟件的可編程性，還是硬件平臺(tái)的通用性，都能滿足科研項(xiàng)目對(duì)無線接收平臺(tái)的要求。此外，無線接收模塊在整體通信系統(tǒng)中至關(guān)重要，通過驗(yàn)證與優(yōu)化的通信平臺(tái)，使整個(gè)通信系統(tǒng)性能得到進(jìn)一步的優(yōu)化。

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