基于System Generator 的距離拖引干擾實(shí)現(xiàn)方法

麻鵬飛，暢 鑫，馮笑笑

(西安電子科技大學(xué)，陜西 西安 710071)

基于System Generator 的距離拖引干擾實(shí)現(xiàn)方法

麻鵬飛，暢 鑫，馮笑笑

(西安電子科技大學(xué)，陜西 西安 710071)

在干擾系統(tǒng)的設(shè)計(jì)中，需要快速產(chǎn)生干擾信號(hào)和修改干擾參數(shù)以應(yīng)對(duì)復(fù)雜的電磁環(huán)境。介紹了距離拖引干擾的原理及其現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)方法，并在此基礎(chǔ)上闡明了基于System Generator的干擾模塊的構(gòu)造及驗(yàn)證方法。利用System Generator進(jìn)行干擾系統(tǒng)的開發(fā)具有使用方便、可擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)，克服了從抽象算法到可靠硬件電路跨領(lǐng)域的困難，節(jié)省了開發(fā)時(shí)間，并降低了設(shè)計(jì)出錯(cuò)的概率。測(cè)試結(jié)果證明，System Generator非常適合距離拖引干擾的FPGA實(shí)現(xiàn)。

距離拖引干擾；System Generator；現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)

0 引 言

在干擾機(jī)的設(shè)計(jì)過程中，干擾信號(hào)的快速產(chǎn)生和干擾參數(shù)的修改是干擾系統(tǒng)設(shè)計(jì)中2個(gè)重要的工程問題?，F(xiàn)場(chǎng)可編程門陣列(FPGA)作為高性能數(shù)字信號(hào)處理的理想器件，其存儲(chǔ)帶寬已經(jīng)遠(yuǎn)遠(yuǎn)大于時(shí)鐘頻率，超過常規(guī)處理器的2～10倍，并且FPGA具有實(shí)現(xiàn)高速并行運(yùn)算的能力，故干擾機(jī)的設(shè)計(jì)中對(duì)FPGA的設(shè)計(jì)成為系統(tǒng)開發(fā)的核心難題。而數(shù)字信號(hào)處理系統(tǒng)的設(shè)計(jì)者和底層技術(shù)人員通常對(duì)C語(yǔ)言和匯編語(yǔ)言都很熟悉，但是對(duì)硬件描述語(yǔ)言如VHDL或Verilog并不熟悉，而硬件描述語(yǔ)言最終要轉(zhuǎn)換成硬件實(shí)現(xiàn)，這就要求工程師對(duì)硬件有一定的了解[1]。

基于上述問題，本文提出利用System Generator進(jìn)行干擾模塊設(shè)計(jì)。在Simulink中，利用Xilinx公司提供的System Generator工具箱搭建模塊，實(shí)現(xiàn)距離拖引干擾，這種開發(fā)方式主要有以下特點(diǎn)：

(1) 擴(kuò)展性強(qiáng)：可以通過拖拽模塊方式將干擾模塊添加到設(shè)計(jì)中。將模塊進(jìn)行自由組合，并設(shè)置相應(yīng)的干擾參數(shù)，從而產(chǎn)生數(shù)字干擾信號(hào)。

(2) 復(fù)用性：可以通過簡(jiǎn)單的復(fù)制粘貼實(shí)現(xiàn)模塊的反復(fù)利用。

(3) 易懂性：利用模塊封裝技術(shù)，設(shè)置參數(shù)對(duì)話框，可以方便地修改干擾參數(shù)，并通過查看help文件，了解該模塊實(shí)現(xiàn)的功能。

1 基本原理

干擾電路的設(shè)計(jì)可從數(shù)學(xué)模型入手。距離拖引干擾是一種較為經(jīng)典的欺騙類干擾樣式，它是一種周期性的從質(zhì)心干擾到假目標(biāo)干擾的連續(xù)變化過程，典型的拖引干擾過程分為停拖、拖引、關(guān)閉3個(gè)時(shí)間階段，其數(shù)學(xué)模型[2-3]如下：

(1)

其中，拖引效果可通過改變延時(shí)實(shí)現(xiàn)。延時(shí)隨著脈沖數(shù)增加而逐漸增加，可以表示為：

td(n)=t0+tstepn

(2)

延時(shí)的最大范圍為：

0

(3)

利用隨機(jī)存儲(chǔ)器(RAM)實(shí)現(xiàn)數(shù)字射頻存儲(chǔ)(DRFM)干擾技術(shù)，可實(shí)現(xiàn)拖引的延時(shí)效果。故電路中還包括了對(duì)RAM的讀寫控制，整個(gè)電路實(shí)現(xiàn)流程圖如圖1所示。

2 模型結(jié)構(gòu)和實(shí)現(xiàn)

距離拖引干擾是一種較為經(jīng)典的欺騙類干擾方式，它由包絡(luò)判斷、延時(shí)計(jì)算、讀寫控制、數(shù)據(jù)輸出等模塊構(gòu)成。為了增加模塊的通用性，將模塊進(jìn)行Mark封裝。

2.1 模塊組成

由距離拖引干擾的數(shù)學(xué)模型劃分距離拖引干擾的實(shí)現(xiàn)模塊：包絡(luò)判斷、延時(shí)計(jì)算、讀寫控制、數(shù)據(jù)輸出等4個(gè)部分[4]，具體電路實(shí)現(xiàn)如圖2所示。

其中pluse_judge模塊是包絡(luò)判斷模塊，功能是檢測(cè)包絡(luò)的上升沿，得到輸入信號(hào)有效標(biāo)志。電路包含上升沿檢測(cè)電路和累加電路，檢測(cè)到包絡(luò)上升沿后，輸出高脈沖，計(jì)數(shù)器完成累加，輸出“1”后，比較器輸出高電平，即檢測(cè)到上升沿后輸出高電平。其具體電路如圖3所示。

其中上升沿檢測(cè)電路如圖4所示。

將輸入信號(hào)進(jìn)行延時(shí)拼接，當(dāng)檢測(cè)到“10”，輸出高電平。

deley_drag_ave模塊是延時(shí)計(jì)算模塊，其中包括累加周期模塊(add_control)、延時(shí)遞增模塊(delay_drag)、延時(shí)計(jì)數(shù)模塊(count)、上升沿檢測(cè)模塊(posedge)、下降沿檢測(cè)模塊(negedge)等模塊。如圖5所示。

累加周期模塊完成以step為周期的計(jì)數(shù)，每當(dāng)計(jì)數(shù)到step時(shí)輸出1個(gè)高脈沖。延時(shí)遞增模塊檢測(cè)到高脈沖后進(jìn)行循環(huán)累加，累加范圍是0到delay_max。延時(shí)計(jì)數(shù)模塊收到檢測(cè)下降沿模塊的有效信號(hào)后開始累加，累加到delay_drag后停止計(jì)數(shù)，輸出有效信號(hào)，從而輸出干擾信號(hào)，形成拖引的效果。

讀寫控制模塊輸出RAM的控制信號(hào)。當(dāng)檢測(cè)到包絡(luò)有效后，開始將輸入存入RAM中。當(dāng)延時(shí)到達(dá)后，開始讀出存儲(chǔ)的數(shù)據(jù)。數(shù)據(jù)輸出模塊，根據(jù)信號(hào)使能選擇輸出數(shù)據(jù)。

2.2 模塊封裝

利用System Generator設(shè)計(jì)電路模塊降低了從數(shù)學(xué)算法到硬件電路的實(shí)現(xiàn)難度，將模塊進(jìn)行進(jìn)一步的封裝，使模塊更具有通用性和易操作性，讓使用人員在不需要了解干擾原理的情況下，根據(jù)對(duì)話框提示設(shè)置相應(yīng)參數(shù)后，便能將其應(yīng)用到電路中，完成設(shè)計(jì)工作。

雙擊距離拖引模塊，即可顯示參數(shù)對(duì)話框，包含模塊名稱、功能簡(jiǎn)介和通道數(shù)channel選擇下拉框。針對(duì)數(shù)字干擾機(jī)中多通道處理的情況，設(shè)置了1、2、4、8、16、32等通道數(shù)可選,如圖6所示。

創(chuàng)建封裝的方式有多種，可以通過Mask Editor創(chuàng)建，也可以通過編寫M代碼定制創(chuàng)建過程，2種方法可以根據(jù)應(yīng)用場(chǎng)景有所取舍。當(dāng)封裝一個(gè)比較簡(jiǎn)單的模塊時(shí)，可以使用Mask Editor創(chuàng)建方法。當(dāng)模塊較復(fù)雜時(shí)，可以采用M腳本編寫函數(shù)自動(dòng)完成協(xié)助封裝過程。

本例中采用Mask Editor，其中設(shè)置界面分別為圖標(biāo)設(shè)置界面、參數(shù)設(shè)置界面、初始化界面、描述文檔設(shè)置界面。

圖7為圖標(biāo)設(shè)置界面，在此界面完成模塊名稱等設(shè)置，閱讀圖標(biāo)信息使設(shè)計(jì)人員對(duì)模塊的功能進(jìn)行初步的了解。

現(xiàn)代雷達(dá)信號(hào)一般為大時(shí)寬帶寬積信號(hào)，故需要對(duì)信號(hào)進(jìn)行多通道處理。為了配合模/數(shù)轉(zhuǎn)換器(ADC)的多通道輸出，干擾電路產(chǎn)生模塊也設(shè)計(jì)成多通道可選模式。其中多通道選擇的功能是通過初始化M代碼實(shí)現(xiàn)，利用add Block/Line函數(shù)和設(shè)置中間變量的方式每次替換管腳模塊實(shí)現(xiàn)封裝的管腳動(dòng)態(tài)變換。此M代碼模塊添加在Mask Editor的Initialization選項(xiàng)卡內(nèi)。

描述文檔設(shè)置界面可以補(bǔ)充界面文字方面的說明。其中包括模塊名稱、Mask界面描述及help界面詳細(xì)描述。在人機(jī)交互界面點(diǎn)擊help可以進(jìn)入模塊的詳細(xì)說明web頁(yè)面，在說明界面中包含對(duì)模塊原理的介紹、各個(gè)端口的說明和使用的注意事項(xiàng)。如圖8和圖9所示。

3 仿真分析

基于System Generator的模塊設(shè)計(jì)支持基礎(chǔ)功能仿真、硬件回路協(xié)同仿真及生成bit文件進(jìn)行板級(jí)測(cè)試等3種電路測(cè)試方式，3種測(cè)試方式確保了電路設(shè)計(jì)的準(zhǔn)確性和完備性[5]。

3.1 基礎(chǔ)功能仿真

測(cè)試參數(shù)：為了使波形效果直觀，通道數(shù)選擇一通道模式。輸入信號(hào)設(shè)置為方波，幅度為1，周期為200個(gè)sample，占空比為1/20。延時(shí)步進(jìn)間隔為500個(gè)sample，拖引延時(shí)范圍為20～150個(gè)sample(1個(gè)sample時(shí)長(zhǎng)為1個(gè)時(shí)鐘周期)。靜態(tài)邏輯仿真結(jié)果如圖10所示。

3.2 硬件回路協(xié)同仿真

組建基于simulink的半實(shí)物測(cè)試平臺(tái)。將硬件產(chǎn)生數(shù)據(jù)讀入simulink，在PC端直接對(duì)比硬件產(chǎn)生的數(shù)據(jù)和電路設(shè)計(jì)仿真結(jié)果，從而驗(yàn)證模塊設(shè)計(jì)的正確性。圖11為硬件產(chǎn)生數(shù)據(jù)和仿真數(shù)據(jù)之間的對(duì)比：第1行為輸入方波波形，第2行是模塊輸出結(jié)果，第3行是JTAG模塊輸出波形?？梢钥闯霾ㄐ窝舆t越來越大，達(dá)到最后延遲又從0開始。模塊輸出和JTAG輸出波形基本一致，證明硬件電路滿足設(shè)計(jì)要求。

4 結(jié)束語(yǔ)

(1) 通過分析距離拖引干擾信號(hào)產(chǎn)生電路、模塊封裝及測(cè)試過程，驗(yàn)證了System Generator構(gòu)造干擾模塊的有效性和準(zhǔn)確性。

(2) 基于System Generator開發(fā)的距離拖引干擾模塊，具有使用方便、可擴(kuò)展性強(qiáng)等特點(diǎn),能夠在FPGA中快速部署產(chǎn)生數(shù)字干擾信號(hào)，大大減弱了使用人員將算法模型轉(zhuǎn)化成硬件電路的困難。

[1] 紀(jì)志成.FPGA數(shù)字信號(hào)處理設(shè)計(jì)教程-System Genenrator 入門與提高[M].西安:西安電子科技大學(xué)出版社，2008,138-163.

[2] 趙國(guó)慶.雷達(dá)對(duì)抗原理[M].西安：西安電子科技大學(xué)出版社，2012.

[3] 張文超.雷達(dá)有源欺騙干擾產(chǎn)生及FPGA實(shí)現(xiàn)[D].成都：電子科技大學(xué)，2012.

[4] 焦龍飛.基于FPGA的分布式干擾機(jī)實(shí)現(xiàn)[J].電子科技，2015，28(9):89-92.

[5] 余鑫.基于System Generator的數(shù)字鎖相放大器研究[D].南昌：東華理工大學(xué)，2015.

RealizationMethodofRangeGatePullOffJammingBasedonSystemGenerator

MA Peng-fei,CHANG Xin,FENG Xiao-xiao

(Xidian University,Xi’an 710071,China)

In the design of the jamming system,it is necessary to quickly generate the interference signals and modify the interference parameters in order to adapt complex electromagnetic environment.This paper introduces the principle of range gate pull off (RGPO) jamming and its field programmable gate array (FPGA) implementation method.On this basis,the construction and verification method of interference module based on System Generator is expounded.Using System Generator for the development of interference systems is easy to use,scalable and other advantages to overcome the cross-domain difficulty of abstract algorithm to reliable hardware circuit, which saves the development time and reduces the design error probability.Test results show that the System Generator is very suitable for FPGA implement of RGPO.

range gate pull off (RGPO);System Generator;field programmable gate array implementation

2017-07-22

TN972

A

CN32-1413(2017)06-0028-04

10.16426/j.cnki.jcdzdk.2017.06.006