一種基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法

朱偉杰 周 輝 費(fèi)亞男 陽(yáng) 徽 郭冠軍

北京航天自動(dòng)控制研究所，北京100854

一種基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法

朱偉杰 周 輝 費(fèi)亞男 陽(yáng) 徽 郭冠軍

北京航天自動(dòng)控制研究所，北京100854

針對(duì)航天高速高可靠FPGA接口時(shí)序測(cè)試，分析了FPGA接口類型及測(cè)試需求，介紹了一種基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法，結(jié)合時(shí)序路徑模型，闡述了異步總線接口時(shí)序測(cè)試的測(cè)試流程和計(jì)算方法，并給出實(shí)際案例。該方法集成了功能仿真和靜態(tài)時(shí)序分析的優(yōu)點(diǎn)，特別適合極限工況下的FPGA接口時(shí)序驗(yàn)證，已經(jīng)應(yīng)用到多個(gè)航天高可靠FPGA接口測(cè)試中，與傳統(tǒng)的動(dòng)態(tài)門級(jí)時(shí)序仿真相比，能顯著提高驗(yàn)證效率和測(cè)試覆蓋率。

時(shí)序路徑；FPGA接口時(shí)序測(cè)試；靜態(tài)時(shí)序分析

隨著軍工產(chǎn)品向著高集成度、小型化、高速和高可靠性方向發(fā)展，F(xiàn)PGA和CPLD等可編程邏輯器件在軍工產(chǎn)品中的應(yīng)用數(shù)量成爆發(fā)式增長(zhǎng)。FPGA應(yīng)用的領(lǐng)域廣泛、使用的場(chǎng)合關(guān)鍵，確保FPGA設(shè)計(jì)的正確性和可靠性已成為保證產(chǎn)品高可靠性的關(guān)鍵。作為電子設(shè)備的核心器件，F(xiàn)PGA需要與板級(jí)芯片、外圍接口進(jìn)行高速穩(wěn)定的數(shù)據(jù)傳輸，其接口時(shí)序(特別是極限工況下)的正確性直接影響了整個(gè)設(shè)備的可靠性，因此，對(duì)各種工況下的FPGA接口時(shí)序進(jìn)行完備地測(cè)試尤為重要。本文基于大量的FPGA軟件測(cè)試實(shí)踐，提出了一套基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法，并應(yīng)用于多個(gè)型號(hào)FPGA測(cè)試中。該方法發(fā)現(xiàn)了諸多接口時(shí)序不滿足而導(dǎo)致的通信錯(cuò)誤問(wèn)題，具有驗(yàn)證效率高、測(cè)試覆蓋率全等優(yōu)點(diǎn)。

1 FPGA接口分類及測(cè)試方法分析

1.1 FPGA接口類型與測(cè)試需求分解

FPGA片內(nèi)有大量的邏輯門和觸發(fā)器，適合實(shí)現(xiàn)復(fù)雜的時(shí)序邏輯和數(shù)字電路，作為核心器件，F(xiàn)PGA需要與外設(shè)(如DSP、存儲(chǔ)器或其他特定功能芯片等)進(jìn)行穩(wěn)定可靠的數(shù)據(jù)通信，這對(duì)FPGA接口時(shí)序精度提出了苛刻的要求。接口時(shí)序測(cè)試的目的是確保FPGA芯片工作在極限與典型環(huán)境下，接口時(shí)序滿足上級(jí)和下級(jí)系統(tǒng)接口時(shí)序要求，并留有時(shí)序余量(默認(rèn)20%余量)。極限環(huán)境指FPGA工作在最大和最小工況下，典型環(huán)境是指典型工況，其中最大工況為FPGA芯片允許的最高溫度和最低電壓，該工況下器件內(nèi)部信號(hào)傳播延時(shí)最大，對(duì)建立時(shí)間不利但對(duì)保持時(shí)間有利；典型工況為FPGA芯片工作的典型溫度和典型電壓；最小工況為FPGA芯片允許的最低溫度和最高電壓，該工況下器件內(nèi)部信號(hào)傳播延時(shí)最小，對(duì)建立時(shí)間有利，但對(duì)保持時(shí)間不利。

圖1 典型FPGA接口類型示意圖

一個(gè)典型FPGA目標(biāo)板如圖1所示，F(xiàn)PGA輸入輸出接口主要分為主時(shí)鐘接口、復(fù)位接口、差分接口、源同步接口和異步接口等5類[1-2]，這5類接口的測(cè)試需求分解如下：

(1)主時(shí)鐘接口

主時(shí)鐘包括外部輸入時(shí)鐘及通過(guò)FPGA片內(nèi)PLL，DCM等生成多時(shí)鐘域的時(shí)鐘組。主時(shí)鐘接口測(cè)試主要考核在基準(zhǔn)時(shí)鐘有漂移以及基準(zhǔn)時(shí)鐘有余量的情況下，輸入接口及內(nèi)部時(shí)序路徑的建立保持時(shí)間是否滿足工藝庫(kù)中觸發(fā)器的要求，輸出接口的時(shí)序關(guān)系是否滿足協(xié)議值的要求。測(cè)試方法是使用靜態(tài)時(shí)序分析工具(如Synopsys公司的PrimeTime、FPGA廠商自帶的時(shí)序分析工具)執(zhí)行靜態(tài)測(cè)試。

(2)復(fù)位接口

復(fù)位信號(hào)使內(nèi)部觸發(fā)器恢復(fù)到初始狀態(tài)，其實(shí)現(xiàn)方式有異步復(fù)位、同步復(fù)位以及異步復(fù)位同步釋放，建議采用異步復(fù)位同步釋放的處理方式，它既可以達(dá)到無(wú)延時(shí)異步復(fù)位處理的要求，又能避免釋放時(shí)刻寄存器輸出出現(xiàn)亞穩(wěn)態(tài)。復(fù)位接口的測(cè)試主要考核復(fù)位信號(hào)的恢復(fù)時(shí)間和移除時(shí)間是否滿足工藝庫(kù)中觸發(fā)器的要求。測(cè)試方法是使用跨時(shí)鐘檢查工具(如QuestaCDC、SpyGlass等)查看異步復(fù)位是否進(jìn)行同步化處理，或當(dāng)復(fù)位同步化電路沒(méi)有問(wèn)題時(shí)，再通過(guò)靜態(tài)時(shí)序分析工具執(zhí)行靜態(tài)測(cè)試檢查同步釋放的寄存器是否滿足移除/恢復(fù)時(shí)間。

(3)差分接口

差分接口主要應(yīng)用于高速信號(hào)傳輸，此類接口一般通過(guò)專用芯片或FPGA硬核實(shí)現(xiàn)單端轉(zhuǎn)差分或差分轉(zhuǎn)單端，接口測(cè)試主要考核差分信號(hào)的延時(shí)是否控制在工藝庫(kù)的輸入延遲偏差范圍內(nèi)。

(4)源同步接口

源同步接口的數(shù)據(jù)信號(hào)存在隨路時(shí)鐘信號(hào)，即時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)存在固定的相位關(guān)系，如SPI，IIC通訊協(xié)議接口。針對(duì)源同步輸入信號(hào)，需要考核信號(hào)的相對(duì)時(shí)序關(guān)系(如時(shí)鐘和使能信號(hào)的偏斜值)是否滿足要求；在輸入信號(hào)為協(xié)議值以及與協(xié)議值存在20%偏差的情況下，數(shù)據(jù)的建立時(shí)間和保持時(shí)間是否滿足要求。針對(duì)源同步輸出信號(hào)，需要考核輸出信號(hào)的相對(duì)時(shí)序關(guān)系是否滿足任務(wù)書或外圍芯片手冊(cè)的要求。傳統(tǒng)的測(cè)試方法是通過(guò)時(shí)序仿真進(jìn)行動(dòng)態(tài)測(cè)試。

(5)異步接口

異步接口是指外部輸入信號(hào)與FPGA內(nèi)部采樣時(shí)鐘無(wú)固定相位關(guān)系，如FPGA和板級(jí)芯片(如DSP，1553芯片等)交互的接口信號(hào)，此類接口直接影響電子設(shè)備內(nèi)部通信的可靠性，是接口時(shí)序測(cè)試的重點(diǎn)。針對(duì)單比特異步輸入信號(hào)主要考核信號(hào)是否采取了同步機(jī)制以避免出現(xiàn)亞穩(wěn)態(tài)，測(cè)試方法是使用跨時(shí)鐘域檢查工具執(zhí)行靜態(tài)測(cè)試。針對(duì)輸出信號(hào)要分析輸出時(shí)序是否滿足協(xié)議值的要求；針對(duì)多比特異步信號(hào)(如數(shù)據(jù)總線)主要考核在協(xié)議值以及與協(xié)議值偏差20%的情況下，總線建立保持時(shí)間是否滿足要求，傳統(tǒng)的測(cè)試方法是通過(guò)時(shí)序仿真進(jìn)行動(dòng)態(tài)測(cè)試。

1.2 傳統(tǒng)FPGA接口時(shí)序測(cè)試方法分析

基于以上分析，異步接口由于接口信號(hào)數(shù)量多、時(shí)序關(guān)系復(fù)雜因而成為接口測(cè)試的高風(fēng)險(xiǎn)點(diǎn)和重點(diǎn)。傳統(tǒng)的測(cè)試方法以芯片手冊(cè)為基礎(chǔ)，通過(guò)時(shí)序仿真的方式來(lái)驗(yàn)證接口信號(hào)的建立時(shí)間、保持時(shí)間是否滿足時(shí)序要求。但時(shí)序仿真存在固有缺點(diǎn)，分析如下：

1)時(shí)序仿真對(duì)于驗(yàn)證電路時(shí)序的正確性在很大程度上依賴于測(cè)試向量的完備性，由于測(cè)試向量未必對(duì)所有相關(guān)時(shí)序路徑都敏感，所以時(shí)序路徑的覆蓋率很難達(dá)到100%；

2)基于事件驅(qū)動(dòng)的時(shí)序仿真需要耗費(fèi)大量運(yùn)行時(shí)間，尤其是大規(guī)模設(shè)計(jì)時(shí)序仿真耗時(shí)較長(zhǎng)；

3)針對(duì)FPGA在3種工況下的延時(shí)文件和布局布線網(wǎng)表進(jìn)行仿真，進(jìn)一步增加了時(shí)序仿真耗時(shí)。

為了提高驗(yàn)證效率和時(shí)序驗(yàn)證的準(zhǔn)確性，本文提出了一種基于時(shí)序路徑的FPGA接口測(cè)試方法，將被測(cè)件的邏輯仿真功能驗(yàn)證和靜態(tài)時(shí)序驗(yàn)證分開(kāi)，分別采用不同的驗(yàn)證手段加以驗(yàn)證，再將2種驗(yàn)證結(jié)果相合進(jìn)行二次接口時(shí)序分析，兼具分析速度快、路徑覆蓋全和各種工況分析準(zhǔn)確的優(yōu)點(diǎn)。

2 基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法

2.1 接口時(shí)序測(cè)試流程

基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試流程如圖2所示，步驟為：1)執(zhí)行功能仿真，獲得接口信號(hào)的無(wú)時(shí)延波形；2)通過(guò)靜態(tài)時(shí)序分析計(jì)算接口時(shí)序路徑延時(shí)；3)查詢芯片數(shù)據(jù)手冊(cè)獲得接口信號(hào)的協(xié)議值；4)人工計(jì)算FPGA接口信號(hào)的建立時(shí)間和保持時(shí)間；5)編寫接口時(shí)序報(bào)告。

圖2 基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試流程

下文先建立FPGA電路時(shí)序模型，再闡述使用靜態(tài)時(shí)序分析工具提取接口信號(hào)延時(shí)以及人工分析接口時(shí)序的方法，最后結(jié)合實(shí)例給出異步接口時(shí)序的計(jì)算公式。

2.2 時(shí)序路徑模型

同步時(shí)序邏輯的電路可看作由組合邏輯和寄存器相間隔而成，靜態(tài)時(shí)序分析是基于時(shí)序路徑的，它將整個(gè)設(shè)計(jì)分解為4種主要的時(shí)序路徑[3]，如圖3所示。

圖3 FPGA時(shí)序路徑示意圖

時(shí)序路徑的起點(diǎn)只能是設(shè)計(jì)的基本輸入端口或內(nèi)部時(shí)序單元，如寄存器、鎖存器的時(shí)鐘輸入端；時(shí)序路徑的終點(diǎn)只能是內(nèi)部時(shí)序單元的數(shù)據(jù)輸入端或設(shè)計(jì)的基本輸出端口。路徑1從FPGA輸入引腳到內(nèi)部寄存器數(shù)據(jù)端；路徑2從內(nèi)部寄存器時(shí)鐘輸入端到下一內(nèi)部寄存器數(shù)據(jù)輸入端；路徑3從內(nèi)部寄存器時(shí)鐘輸入端到FPGA輸出引腳；路徑4從FPGA輸入引腳到輸出引腳(中間間隔組合邏輯)。功能仿真由于不含有標(biāo)準(zhǔn)延時(shí)文件(*.sdf)，所以路徑1～4的器件延時(shí)為0，即FPGA接口信號(hào)為理想無(wú)延時(shí)波形。使用靜態(tài)時(shí)序分析工具(如PrimeTime)可計(jì)算出3種工況下各條路徑的最大延時(shí)和最小延時(shí)。

圖4 接口延時(shí)計(jì)算示意圖

板內(nèi)接口是指板級(jí)芯片直接與FPGA相連的控制信號(hào)接口，如圖4所示，這類接口需考慮板內(nèi)芯片寄存器到引腳的延時(shí)Ta、電路板走線延時(shí)Tp,FPGA芯片引腳到內(nèi)部寄存器的延時(shí)Tf，其中Ta可由芯片數(shù)據(jù)手冊(cè)得到；一般設(shè)計(jì)中,Tp相對(duì)芯片內(nèi)部延時(shí)非常小，可以忽略不計(jì)，在超高速設(shè)計(jì)中，Tp需結(jié)合理論值和經(jīng)驗(yàn)值進(jìn)行估算。板外接口是指FPGA的輸入輸出信號(hào)經(jīng)過(guò)增強(qiáng)驅(qū)動(dòng)能力的芯片(如422/485差分芯片)或者直接走線到接插件(背板)與其他目標(biāo)板相連。如圖4所示，板外接口需要考慮FPGA芯片引腳到內(nèi)部寄存器的延時(shí)Tf，F(xiàn)PGA芯片引腳到接插件的延時(shí)Tp，電纜延時(shí)Tc，板外芯片寄存器到接插件延時(shí)To。

2.3 通過(guò)靜態(tài)時(shí)序分析計(jì)算時(shí)序路徑延時(shí)

靜態(tài)時(shí)序分析針對(duì)同步電路設(shè)計(jì)使用窮盡分析方法計(jì)算內(nèi)部路徑和外部接口路徑的建立保持時(shí)間以及純組合路徑的延遲時(shí)間，是一種針對(duì)大規(guī)模門級(jí)電路進(jìn)行時(shí)序驗(yàn)證的有效方法。由于不需要編寫測(cè)試向量，所以靜態(tài)時(shí)序分析驗(yàn)證時(shí)間遠(yuǎn)小于門級(jí)仿真時(shí)間，測(cè)試路徑覆蓋率理論上可達(dá)100%。

作為專門的靜態(tài)時(shí)序分析工具，PrimeTime可以提供完備的時(shí)序分析和設(shè)計(jì)檢查。使用PrimeTime驗(yàn)證FPGA時(shí)序可分為2個(gè)方面：1)內(nèi)部寄存器到寄存器(即圖3的路徑2)的時(shí)序檢查，即對(duì)時(shí)序邏輯器件和門控時(shí)鐘進(jìn)行建立時(shí)間和保持時(shí)間的檢查、對(duì)寄存器的清零端和復(fù)位端進(jìn)行恢復(fù)時(shí)間和移除時(shí)間的檢查、時(shí)鐘最小周期和脈寬檢查等；2)端口時(shí)序檢查，計(jì)算圖3的路徑1，3和4的最大延時(shí)和最小延時(shí)。

PrimeTime時(shí)序檢查的腳本說(shuō)明如下：

1)建立PrimeTime設(shè)計(jì)環(huán)境，包括設(shè)置文件路徑、讀入網(wǎng)表文件和SDF延時(shí)文件、鏈接頂層設(shè)計(jì)和定義時(shí)鐘等；

2)執(zhí)行內(nèi)部寄存器時(shí)序檢查，檢查寄存器setup/hold/recovery/removal時(shí)間是否滿足要求，為排出無(wú)關(guān)路徑干擾，可先說(shuō)明時(shí)序例外情況，即將輸入輸出端口設(shè)置成偽路徑；

#設(shè)置偽路徑，不分析in/inout/out端口set＿false＿path-from[get＿ports-filter{direction==in||direction==inout}]set＿false＿path-to[get＿ports-filter{direction==out||direction==inout}]#分析setupholdrecoveryremovalreport＿analysis＿coverage-check＿type{setupholdrecoveryremoval}-exclude＿untested{constant＿disabledno＿pathsfalse＿pathsno＿startpoint＿clockno＿endpoint＿clock}#報(bào)告recovery/setuptimereport＿timing-delay＿typemax#報(bào)告removal/holdtimereport＿timing-delay＿typemin

3)執(zhí)行端口時(shí)序檢查。基于時(shí)序路徑的接口測(cè)試需要人工結(jié)合仿真波形分析接口信號(hào)是否滿足協(xié)議要求，作為分析依據(jù)，需要使用PrimeTime提取FPGA輸入輸出信號(hào)的端口最大和最小延時(shí)。

2.4 基于時(shí)序路徑的接口時(shí)序計(jì)算

圖5 FPGA與ARM總線接口示例

異步接口以圖5所示FPGA(XC2V1000)與ARM(AT91RM9200)通信為例，ARM總線輸出信號(hào)均為ARM時(shí)鐘域下的同步信號(hào)，F(xiàn)PGA采用本地時(shí)鐘來(lái)解析總線信號(hào)實(shí)現(xiàn)數(shù)據(jù)讀寫，本文以ARM寫操作為例，對(duì)基于時(shí)序路徑的接口時(shí)序計(jì)算方法進(jìn)行詳細(xì)闡述。

2.4.1 單比特控制信號(hào)時(shí)序測(cè)試

對(duì)于輸入類控制信號(hào)(如圖5中ARM總線片選、讀寫信號(hào))，通過(guò)跨時(shí)鐘域檢查工具分析邏輯設(shè)計(jì)是否采取了同步措施(如兩級(jí)同步)，同步后能否保證數(shù)據(jù)被正確采樣。對(duì)于輸出類控制信號(hào)(如圖5中FPGA輸出1553讀、寫信號(hào))，首先通過(guò)靜態(tài)時(shí)序分析計(jì)算3種工況下控制信號(hào)最大和最小延時(shí)(如圖5中延時(shí)T3和T4)，再人工分析輸出信號(hào)的延時(shí)是否在協(xié)議值范圍內(nèi)。

2.4.2 異步總線數(shù)據(jù)建立和保持時(shí)間測(cè)試

步驟1)：執(zhí)行功能仿真

針對(duì)FPGA布局布線后，網(wǎng)表文件執(zhí)行功能仿真(即門級(jí)仿真)，測(cè)試用例必須覆蓋芯片接口的各種操作(如讀寫操作)，從而得出接口信號(hào)的無(wú)延時(shí)仿真波形。由于功能仿真不包含延時(shí)文件，因此仿真速度較快。

異步總線接口的同步方式通常是FPGA對(duì)關(guān)鍵信號(hào)(如讀寫和片選)進(jìn)行兩級(jí)同步，在同步后的關(guān)鍵信號(hào)的上升沿或下降沿將數(shù)據(jù)打入寄存器，將外部異步接口轉(zhuǎn)換成內(nèi)部同步接口。

步驟2)：計(jì)算內(nèi)部時(shí)序路徑延時(shí)

靜態(tài)時(shí)序分析工具PrimeTime計(jì)算FPGA內(nèi)部時(shí)序延時(shí)的腳本見(jiàn)2.3節(jié)，計(jì)算結(jié)果見(jiàn)表1。

步驟3)：查詢接口信號(hào)的協(xié)議值

查詢芯片數(shù)據(jù)手冊(cè)可以得到ARM端接口信號(hào)相對(duì)于ARM時(shí)鐘的最大和最小延時(shí)，結(jié)果見(jiàn)表1。

表1 總線接口信號(hào)延時(shí)

(注1：對(duì)于位寬為N比特的數(shù)據(jù)總線，TF_DAT_MIN為所有數(shù)據(jù)線延時(shí)中的最小值，TF_DAT_MAX為所有數(shù)據(jù)線延時(shí)的最大值。)

表2 FPGA異步接口時(shí)序測(cè)試報(bào)告

步驟4)：人工計(jì)算建立和保持時(shí)間

人工分析時(shí)，首先識(shí)別關(guān)鍵信號(hào)，即有效時(shí)間最短、以該信號(hào)跳變沿對(duì)數(shù)據(jù)采樣的信號(hào)，然后計(jì)算關(guān)鍵信號(hào)與數(shù)據(jù)的建立和保持時(shí)間。

圖6 ARM寫操作時(shí)序圖

以圖6中 ARM寫操作時(shí)序?yàn)槔刂?arm_addr)和片選(arm_cs)信號(hào)持續(xù)時(shí)間最長(zhǎng)，不會(huì)出現(xiàn)時(shí)序不滿足的情況；在本地時(shí)鐘域下，F(xiàn)PGA對(duì)寫信號(hào)(arm_wr)進(jìn)行兩級(jí)同步(fpga_wr)，并在其跳變沿對(duì)數(shù)據(jù)(arm_data)采樣，所以寫信號(hào)為關(guān)鍵信號(hào)。3種工況下，最大工況(高溫低壓)對(duì)建立時(shí)間不利，最苛刻情況下的數(shù)據(jù)建立時(shí)間應(yīng)該讓寫信號(hào)最早到達(dá)，讓數(shù)據(jù)最晚到達(dá)。

①總線數(shù)據(jù)建立時(shí)間測(cè)試

建立時(shí)間TSETUP是指在寫信號(hào)采樣時(shí)刻之前數(shù)據(jù)保持穩(wěn)定不變的時(shí)間，時(shí)間基準(zhǔn)是ARM時(shí)鐘沿，時(shí)序路徑起點(diǎn)是ARM寄存器輸出端，終點(diǎn)是FPGA寄存器輸入端，包含了ARM輸出延時(shí)、電路板走線延時(shí)和FPGA輸入延時(shí)，在一般設(shè)計(jì)中電路板走線延時(shí)相對(duì)于FPGA芯片管腳到觸發(fā)器的延時(shí)時(shí)間來(lái)說(shuō)非常小，可以忽略不計(jì)。如圖6所示，建立時(shí)間應(yīng)計(jì)算經(jīng)FPGA同步后的關(guān)鍵信號(hào)(fpga_wr)的跳變沿與數(shù)據(jù)總線的時(shí)間關(guān)系：

TSETUP=T寫信號(hào)最小延時(shí)+T寫信號(hào)最小同步時(shí)間-T數(shù)據(jù)的最大延時(shí)
=(TA_WR2CLK_MIN+TF_WR_MIN)+(N*TF_CLK)-
(TA_DAT2CLK_MAX+TF_DAT_MAX)=(4.8+3.035)+
2*12.5-(7.9+7.81)=17.125nsgt;0 滿足要求

注2：N的取值：關(guān)鍵信號(hào)與FPGA本地時(shí)鐘為異步關(guān)系，二者相位差為0～1個(gè)時(shí)鐘周期，然后經(jīng)過(guò)內(nèi)部?jī)杉?jí)同步在跳變沿對(duì)數(shù)據(jù)進(jìn)行采樣，故N取值2～3。最苛刻情況下讓關(guān)鍵信號(hào)最早到達(dá)，所以對(duì)于兩級(jí)同步，此處N取值為2。

② 總線數(shù)據(jù)保持時(shí)間測(cè)試

保持時(shí)間THOLD是指在寫信號(hào)采樣時(shí)刻之后數(shù)據(jù)保持穩(wěn)定不變的時(shí)間，其計(jì)算同樣是基于功能仿真和靜態(tài)時(shí)序分析的結(jié)果。與建立時(shí)間相反，3種工況下，最小工況(低溫高壓)對(duì)保持時(shí)間不利，最苛刻情況下的數(shù)據(jù)保持時(shí)間應(yīng)該讓寫信號(hào)最晚到達(dá)，讓數(shù)據(jù)最早到達(dá)，如圖6時(shí)序所示。

THOLD=T數(shù)據(jù)最小延時(shí)+T數(shù)據(jù)有效的最小時(shí)間-T寫信號(hào)最大延時(shí)-
T寫信號(hào)同步最大延時(shí)=(TA_DAT2CLK_MIN+TF_DAT_MIN)+
TA_DAT_MIN-(TA_WR2CLK_MAX+TF_WR_MAX)-N*TF_CLK=
(4.10+2.98)+3.5*16.69-
(7.20+3.035)-3*12.5=9.15nsgt;0滿足要求

注：N取值：與建立時(shí)間相反，最苛刻情況下讓關(guān)鍵信號(hào)最晚到達(dá)，所以對(duì)于兩級(jí)同步，此處N取值為3。

步驟5)：編寫接口時(shí)序測(cè)試報(bào)告

編寫接口時(shí)序測(cè)試報(bào)告，如表2所示。接口時(shí)序測(cè)試需要分析3種工況下的建立時(shí)間和保持時(shí)間是否為正。

3 應(yīng)用效果

在集成電路設(shè)計(jì)中，由于流片費(fèi)用昂貴，所以其時(shí)序分析驗(yàn)證有一套嚴(yán)格的流程和標(biāo)準(zhǔn)。而在FPGA設(shè)計(jì)或驗(yàn)證中，由于FPGA可反復(fù)擦寫、燒寫速度快，所以常用的測(cè)試方法是直接下載到FPGA中進(jìn)行板級(jí)測(cè)試，另外由于設(shè)計(jì)人員或測(cè)試人員對(duì)時(shí)序測(cè)試缺乏認(rèn)識(shí)，認(rèn)為只要時(shí)序分析報(bào)告沒(méi)有報(bào)錯(cuò)、板間通信正常就代表時(shí)序沒(méi)有問(wèn)題。這樣就存在時(shí)序路徑覆蓋不全面、測(cè)試場(chǎng)景不全面從而導(dǎo)致時(shí)序錯(cuò)誤遺漏，最終在實(shí)際應(yīng)用或高低溫實(shí)驗(yàn)時(shí)引發(fā)極限工況下的偶發(fā)問(wèn)題。

基于時(shí)序路徑的FPGA接口時(shí)序分析方法應(yīng)用于可編程邏輯器件的開(kāi)發(fā)方測(cè)試及第三方測(cè)試，相比時(shí)序仿真，不僅能顯著縮短測(cè)試時(shí)間，而且能分析出最苛刻情況下的接口時(shí)序是否滿足協(xié)議值要求。在多個(gè)型號(hào)FPGA軟件測(cè)試中發(fā)現(xiàn)如下幾類典型問(wèn)題：

1)復(fù)位信號(hào)由于扇出較大導(dǎo)致恢復(fù)時(shí)間或移除時(shí)間不滿足要求；

2)極限工況下接口信號(hào)時(shí)序不滿足協(xié)議值要求；

3)極限工況下內(nèi)部信號(hào)的建立時(shí)間和保持時(shí)間不滿足要求；

4)FPGA管腳約束(如驅(qū)動(dòng)電流、IO標(biāo)準(zhǔn))不合理，管腳連接中途容性負(fù)載反射導(dǎo)致關(guān)鍵信號(hào)出現(xiàn)毛刺，造成誤操作；

5)FPGA管腳分配不合理導(dǎo)致芯片輸出信號(hào)延時(shí)偏差較大，控制信號(hào)不滿足協(xié)議值要求，總線信號(hào)一致性差；

6)跨時(shí)鐘域信號(hào)未采用同步機(jī)制。

在設(shè)計(jì)早期發(fā)現(xiàn)接口時(shí)序問(wèn)題能極大地降低電子設(shè)備的研制和試驗(yàn)成本，提升系統(tǒng)的可靠性?；跁r(shí)序路徑的FPGA接口時(shí)序分析在工程實(shí)踐中有廣泛的應(yīng)用價(jià)值。

4 總結(jié)

對(duì)航天高速高可靠FPGA接口時(shí)序測(cè)試進(jìn)行了深入的分析，提煉出一種基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法，闡述了接口時(shí)序分析的測(cè)試流程和計(jì)算方法，并應(yīng)用到多個(gè)航天型號(hào)FPGA軟件測(cè)試中。

[1] 王石. 基于FPGA芯片的功能仿真平臺(tái)構(gòu)建及靜態(tài)時(shí)序分析[D]. 西安:西安電子科技大學(xué)，2008. (Wang Shi.Construction of Function Simulation Platform and Static Timing Analysis Based on FPGA Chips [D]. Xidian University, 2008.)

[2] 周珊,王金波,王曉丹. 基于時(shí)序路徑的FPGA時(shí)序分析技術(shù)研究[J]. 微電子學(xué)與計(jì)算機(jī), 2016,33(1):76-80. (Zhou Shan, Wang Jinbo, Wang Xiaodan. Research of FPGA Timing Sequence Analysis Technology Based on Timing Sequence Path [J]. Microelectronics and Computer, 2016,33(1):76-80.)

[3] 周海斌. 靜態(tài)時(shí)序分析在高速FPGA設(shè)計(jì)中的應(yīng)用[J].電子工程師, 2005,31(11):41-44. (Zhou Haibin. The Application of Static Timing Analysis in High Speed FPGA Design [J]. Electronic IC Engineer, 2005,31(11):41-44. )

AnFPGAInterfaceTimingVerificationMethodBasedontheTimingSequencePath

Zhu Weijie， Zhou Hui， Fei Yanan， Yang Hui， Guo Guanjun

Beijing Aerospace Automatic Control Institute, Beijing 100854, China

AimingatthehighspeedandreliableFPGAinterfacetimingsequenceverificationonspaceflight,theFPGAinterfacetypeandtestspecificationisanalyzed,andanFPGAinterfacetimingverificationmethodbasedonthetimingsequencepathisintroduced,andthetestflowandcalculationmethodwhichisbasedonthetimingpathmodelandappliedinthetimingtestofasynchronousbusinterfaceisclarified.TheadvantageoffunctionsimulationwithstatictiminganalysisareintegratedinthismethodwhichissuitableforthetimingverificationoflimitingconditionespeciallyandisappliedinseveralhighreliableFPGAtestingonspaceflight.Bycomparingwiththetraditionaltimingsimulationofgate-level,theverificationefficiencyandcoveragecanbeimprovedbyusingthemethodintroducedinthispaper.

Timingpath; FPGAinterfacetimingsequencetest;Statictiminganalysis

TN47

A

1006-3242(2017)04-0079-06

2016-12-13

朱偉杰(1987-)，男，山東威海人，碩士研究生，工程師，主要研究方向?yàn)镕PGA軟件設(shè)計(jì)與測(cè)試；周輝(1984-)，男，陜西咸陽(yáng)人，碩士研究生，工程師，主要研究方向?yàn)镕PGA軟件設(shè)計(jì)與測(cè)試；費(fèi)亞男(1988-)，女，長(zhǎng)春人，碩士研究生，工程師，主要研究方向?yàn)镕PGA軟件測(cè)試；陽(yáng)徽(1985-)，男，湖南邵陽(yáng)人，碩士研究生，高級(jí)工程師，主要研究方向?yàn)镕PGA軟件設(shè)計(jì)與測(cè)試；郭冠軍(1978-)，男，河南民權(quán)人，碩士研究生，高級(jí)工程師，主要研究方向?yàn)镕PGA軟件設(shè)計(jì)。