一種可實現(xiàn)STDP機制的CMOS突觸和神經(jīng)元電路設計

孫宏偉，陳 松，林福江

(中國科學技術大學 信息科學技術學院，安徽 合肥 230026)

一種可實現(xiàn)STDP機制的CMOS突觸和神經(jīng)元電路設計

孫宏偉，陳 松，林福江

(中國科學技術大學 信息科學技術學院，安徽 合肥 230026)

設計了一個高度集成的、高能效的CMOS突觸和神經(jīng)元電路。該突觸電路可以實現(xiàn)基于脈沖時間依賴可塑性(Spike Timing Dependent Plasticity，STDP)的學習機制。通過這種機制可以模擬動作脈沖在真實突觸中的傳導特性并大規(guī)模集成為神經(jīng)形態(tài)芯片。該電路采用低功耗的設計方法，晶體管偏置在亞閾值區(qū)，由低壓電源(0.6 V)供電，采用0.18 μm 標準CMOS工藝實現(xiàn)。仿真結果表明，突觸權值的變化為0.17 V～0.43 V；神經(jīng)元電路可以真實模擬出神經(jīng)元放電的多種模式，如RS(Regular Spike)模式、LTS(Low-Threshold Spike)模式、CH(Chattering)模式和IB(Intrinsic Bursting)模式等，電路在產(chǎn)生動作電位時每個脈沖平均僅消耗約0.6 pJ的能量。

神經(jīng)元；突觸；神經(jīng)形態(tài)；高效

Abstract: An area-efficient and energy-efficient biophysical neuron and synapse CMOS circuit is presented. The proposed biologically inspired synapse circuit can perform the Spike Timing Dependent Plasticity (STDP) learning mechanism to imitate the generation and transmission properties of the realistic synapse and can be integrated in neuromorphic chips. The proposed circuit was biased in sub-threshold region and powered by a low voltage (0.6 V) supply, which is in line with the low power design principle. The circuit was implemented in 0.18 μm standard CMOS process. From the simulation results, the weight of the synapse varies from 0.17 V to 0.43 V. Besides, the bio-mimic neuron circuit can generate the burst behaviors of different patterns such as Regular Spikes (RS), Low-Threshold Spikes (LTS), Chattering (CH), and Intrinsic Bursting (IB). The action potential produced by the employed silicon neuron is energy-efficient and the average energy consumption is about 0.6 pJ per spike.

Key words:silicon neuron; synapse; neuromorphic; energy-efficient

0 引言

相比傳統(tǒng)馮諾依曼架構的計算機，人類大腦具有更強的聯(lián)想記憶和形象思維能力，在解決函數(shù)逼近、復雜分類和聚類等復雜問題上比現(xiàn)有計算機具有更大的潛力。而且相比計算機，大腦體積更小，功耗更低。因此，通過人工智能網(wǎng)絡實現(xiàn)模擬人腦智能是最近一段時間來的熱點[1]。神經(jīng)網(wǎng)絡由大量神經(jīng)元組成，雖然單個神經(jīng)元結構和行為簡單，但通過一定的學習規(guī)則卻能呈現(xiàn)出豐富的網(wǎng)絡處理功能。因此可集成度對于神經(jīng)形態(tài)模擬電路來說是關鍵指標，神經(jīng)電路單元的面積越小、功耗越低，意味著芯片上就可以集成越多的模擬神經(jīng)元和突觸。因此設計面積小、功耗低的模擬神經(jīng)單元電路是構建模擬神經(jīng)形態(tài)VLSI的重要前提，也是一個挑戰(zhàn)。

1 神經(jīng)形態(tài)電路基本原理

在現(xiàn)實的生物神經(jīng)系統(tǒng)中，神經(jīng)元之間各種相互作用是通過突觸來實現(xiàn)的。圖1是神經(jīng)元和突觸的生物模型以及簡化后的電路模型。在電路設計中也采用類似的結構，包括模擬突觸電路和模擬神經(jīng)元電路，如圖1所示，脈沖電壓代表突觸前神經(jīng)元和突觸后神經(jīng)元的膜電位，兩個膜電位同時流入到模擬突觸中，經(jīng)過突觸電路處理后，輸出的電流可以反映兩個神經(jīng)元之間的關系，該電流重新刺激突觸后神經(jīng)元影響突觸后神經(jīng)元的放電特性。

該突觸電路可以實現(xiàn)STDP學習機制。在STDP機制中，突觸權值是反映突觸的傳遞效能的物理量，突觸的傳遞效能由突觸前和突觸后神經(jīng)元的動作脈沖發(fā)放的相對時刻來決定。如果突觸前神經(jīng)元的脈沖電位先于突觸后神經(jīng)元產(chǎn)生，則說明突觸后神經(jīng)元的脈沖發(fā)放受到了突觸前神經(jīng)元的影響，即突觸的效能增強，權值增大；反之則說明突觸后神經(jīng)元的行為與突觸前神經(jīng)元無關，兩者之間的突觸權值應減小[2]。

圖1 電路原理框圖

2 電路結構

基于以上原則，本文設計的突觸電路如圖2所示，包括STDP功能模塊和差分積分電路(Diff-Pair Integrator, DPI)。DPI電路最早由BARTOLOZZI C等人提出[3]。本設計在此基礎上增加了STDP功能模塊，使得該電路可以模擬突觸特性。

圖2 突觸電路

圖2中，虛線左邊部分可以實現(xiàn)STDP功能，VW表示突觸權值，存儲在MOS電容Mcw上，Vd和Vp是決定電路偏置電流的可調(diào)參數(shù)，Vpre和Vpost分別代表突觸前神經(jīng)元和突觸后神經(jīng)元發(fā)放的動作脈沖，動作脈沖由晶體管M2和M9檢測。當一個脈沖到達M2時，M2導通，產(chǎn)生的電流I1通過M1和M4組成的電流鏡產(chǎn)生電流Ia給Mcw充電，使突觸權值升高。當M9檢測到突觸后神經(jīng)元產(chǎn)生的動作電位后也類似，M7和M10鏡像產(chǎn)生的電流Ib提供Mcw的放電通路，使突觸權值降低。如果突觸后神經(jīng)元的脈沖比突觸前神經(jīng)元脈沖先到達突觸，則說明突觸前神經(jīng)元并沒有影響到突觸后神經(jīng)元，這時突觸權值會降低；反之則會升高。

突觸電路的右側(cè)就是DPI電路模塊，當突觸前膜的脈沖電位到來時，DPI的輸入電流Iin可以表示為:

(1)

其中UT表示熱電壓，系數(shù)κ是MOS管的亞閾值斜坡因子。因此輸出到下一級神經(jīng)元的刺激電流可以表示為:

Isyn=I0exp[κ(Vdd-Vsyn)/UT]

(2)

由式(1)、(2)可以得到：

Iin=Iw/(1+Isyn/Igain)

(3)

其中，

Igain=I0exp[κ(Vdd-Vthr)/UT]

(4)

等價于一個虛擬的工作在亞閾值區(qū)的PMOS晶體管。由以上式子可以得到微分方程：

τdIsyn(t)/dt+Isyn(t)=Igain·Iw/Iτ

(5)

Isyn(t)=

(6)

為了能夠更加真實地模擬出生物神經(jīng)元動作脈沖的發(fā)放類型，神經(jīng)元的設計采用了Izhikevich模型，這種模型結合了H-H模型和I&F模型的特點，既可以模擬多種脈沖類型，其電路實現(xiàn)又比較高效、簡單[4]。 Izhikevich模型可以用如下公式描述：

(7)

當v≥30 mV時，則有

(8)

其中v表示神經(jīng)元發(fā)放脈沖的電位，u是動作電位的恢復變量，對v起負反饋作用。當脈沖電位到達峰值(該模型為30 mV)時，v和u分別被重置為v1和v2。參數(shù)I表示從突觸電路的得到的刺激電流。具體的電路如圖3所示，該結構通過一個比較器實現(xiàn)了重賦值功能。

圖3 神經(jīng)元電路

電壓Vb控制著比較器的靜態(tài)電流，使比較器有合適的比較速度，Vth是比較器的閾值電壓。當突觸的刺激電流輸入后，加上M1-M3的正反饋機制，電容Cv上的電壓迅速升高，當電壓超過Vth后，比較器輸出電壓VX增大，開關SW1導通，電容Cv較小，迅速放電使得輸出膜電位迅速超極化，超極化后的膜電位由V1決定；另一方面，比較器的另一個輸出VY控制著開關SW2的導通，由于Cu的值比Cv要大，無法被迅速充電到V2，因此每個膜電位的脈沖都會使Cu上的電壓上升，上升到一定電壓后，M4和M6導通，電流增大，進而影響膜電位的去極化。通過Cu的調(diào)節(jié)作用，產(chǎn)生的膜電位脈沖可以表現(xiàn)出自適應特性，改變V1和V2的值，可以模擬不同的脈沖模式。

3 電路仿真結果

基于 0.18 μm 標準CMOS工藝，電路的主要模塊的芯片面積為0.018 9 mm2(180 μm×105 μm)。電路工作在0.6 V電源電壓下，在Cadence環(huán)境下對突觸電路和神經(jīng)元電路的特性進行了仿真。仿真結果表明突觸電路可以實現(xiàn)STDP傳輸機制，神經(jīng)元電路可以高效模擬神經(jīng)元多種類型的脈沖發(fā)放。

3.1 STDP傳輸機制仿真結果

圖4反映突觸權值的變化。當TpreTpost，說明突觸后神經(jīng)元先發(fā)放脈沖，與突觸前神經(jīng)元無關，突觸權值則會下降。仿真結果顯示：當突觸神經(jīng)元的脈沖比突觸后神經(jīng)元的脈沖超前0.5 ms時，隨著脈沖的不斷刺激，突觸權值上升到了0.43 V；當突觸前神經(jīng)元的脈沖落后0.5 ms 時，刺激過后，突觸權值下降為0.17 V，結果符合預期。

圖4 STDP機制仿真結果圖

3.2神經(jīng)元脈沖發(fā)放仿真結果

在本文所提到的神經(jīng)元電路中，通過調(diào)節(jié)V1和V2，可以得到不同的脈沖發(fā)放模式。圖5是對于相同的刺激信號，即100 nA的階躍電流刺激，神經(jīng)元電路所得到的不同的脈沖發(fā)放類型，表1顯示了每種類型的脈沖所對應的調(diào)節(jié)電壓及其所消耗的能量。 當V1為0.3 V，調(diào)節(jié)V2時可以得到LTS、CH和IB1這三種類型的脈沖；設置V1為零，改變V2的值可以得到RS1、RS2和IB2類型的脈沖。表2是與其他相關論文比較的結果，比較結果顯示，本文中的突觸和神經(jīng)元的效率更高，有利于大規(guī)模集成。

圖5 神經(jīng)元電路的多種脈沖發(fā)放模式

動作電位模式LTSCHIB1RS1RS2IB2參數(shù)V1/mV075100255090參數(shù)V2/mV300300300000能量消耗/pJ/spike0．450．750．560．650．70．64

表2 能耗的比較

4 結論

本文所設計的突觸電路和神經(jīng)元電路結構簡單，能夠模擬生物神經(jīng)元的多種脈沖發(fā)放模式，實現(xiàn)神經(jīng)元信號傳遞的STDP學習機制。電路整體工作在亞閾值區(qū)，功耗小，效率高。其工作電壓為0.6 V，每個脈沖產(chǎn)生的平均耗能僅為0.6 pJ，可以集成為超大規(guī)模神經(jīng)網(wǎng)絡。

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Design of synapse and silicon neuron CMOS circuit for STDP

Sun Hongwei, Chen Song, Lin Fujiang

(School of Information Science and Technology, University of Science and Technology of China, Hefei 230026, China)

TN402

A

10.19358/j.issn.1674- 7720.2017.18.013

孫宏偉，陳松，林福江.一種可實現(xiàn)STDP機制的CMOS突觸和神經(jīng)元電路設計[J].微型機與應用，2017,36(18)：43-45，48.

2017-03-21)

孫宏偉(1993-)，通信作者，男，碩士，主要研究方向：模擬集成電路、神經(jīng)形態(tài)芯片。E-mail:shongwei@mail.ustc.edu.cn。

陳松(1979-)，男，博士，副教授，主要研究方向：VLSI及FPGA應用。

林福江(1958-)，男， 博士，教授，主要研究方向：半導體器件、器件建模表征、射頻集成電路。