基于RF SOI CMOS工藝高線性低功耗LNA設(shè)計(jì)

何 全，陳忠學(xué)，2，章國(guó)豪

（1．廣東工業(yè)大學(xué) 廣東 廣州 510006；2．廣州鈞衡微電子科技有限公司 廣東 廣州 510006）

基于RF SOI CMOS工藝高線性低功耗LNA設(shè)計(jì)

何 全1，陳忠學(xué)1，2，章國(guó)豪1

（1．廣東工業(yè)大學(xué) 廣東 廣州 510006；2．廣州鈞衡微電子科技有限公司 廣東 廣州 510006）

基于IBM公司的0．18 μm RF SOI CMOS工藝，設(shè)計(jì)了一款應(yīng)用于S波段的高線性低功耗低噪聲放大器。在傳統(tǒng)共源共柵拓?fù)浣Y(jié)構(gòu)的基礎(chǔ)上，本文提出使用有源偏置電路、級(jí)間匹配網(wǎng)絡(luò)和并聯(lián)反饋結(jié)構(gòu)，使設(shè)計(jì)的放大器具有噪聲低、線性度高和功耗小等特點(diǎn)。仿真結(jié)果表明，該放大器在2．3～2．7 GHz頻段，電源電壓為 1．8 V，功耗為 9．8 mW 的條件下，噪聲系數(shù)小于 0．8 dB，增益大于 14 dB，輸入回波損耗和輸出回波損耗均大于10 dB，隔離度大于27 dB，輸入三階交調(diào)截取點(diǎn)大于15 dBm，滿足無線基礎(chǔ)架構(gòu)接收器對(duì)低噪聲放大器的所有性能要求。

SOI；低噪聲放大器；高線性；低功耗；S波段

近年來，隨著手持智能終端的不斷普及和各種移動(dòng)應(yīng)用的蓬勃發(fā)展，移動(dòng)數(shù)據(jù)流量呈現(xiàn)爆炸式增長(zhǎng)，數(shù)據(jù)傳輸率也不斷提升。為了應(yīng)對(duì)巨大的移動(dòng)數(shù)據(jù)業(yè)務(wù)和高速率數(shù)據(jù)傳輸率的要求，目前應(yīng)用于無線通信的頻譜資源已經(jīng)進(jìn)入到S波段（2～4 GHz），如無線局域網(wǎng) （WLAN） 和移動(dòng)通信（LTE，WCDMA，TD-SCDMA）等[1]。

為了支持各種無線通信標(biāo)準(zhǔn)和眾多移動(dòng)應(yīng)用，這就不可避免地給手持智能終端提出更加嚴(yán)格的要求，特別是射頻前端組件。低噪聲放大器（LNA）是射頻前端無線基礎(chǔ)架構(gòu)接收器的一個(gè)關(guān)鍵模塊[2]，它的性能直接影響并決定著接收器的靈敏度和動(dòng)態(tài)范圍，必須滿足低噪聲、高線性度和無條件穩(wěn)定等關(guān)鍵要求[3-4]。

目前，在LNA的諸多實(shí)現(xiàn)方案中，源簡(jiǎn)并共源共柵結(jié)構(gòu)應(yīng)用的最多，雖然具備高帶寬、高增益和高反向隔離度等特點(diǎn)，但線性度低。采用的絕大多數(shù)都是GaAs pHEMT和CMOS工藝，雖然工藝成熟，但噪聲大、功耗高，不利于手持智能終端的續(xù)航[5]。針對(duì)上述問題，文中提出使用SOI CMOS工藝，通過添加反饋網(wǎng)絡(luò)和漏端到接地之間連接串并聯(lián)CR網(wǎng)絡(luò)，能有效改善傳統(tǒng)低噪聲放大器中線性度低、噪聲大和功耗高等缺陷。

1 低噪聲放大器設(shè)計(jì)

1.1 器件工藝選擇

SOI（Silicon-On-Insulator絕緣體上硅） CMOS是最近十幾年才出現(xiàn)的一種新型半導(dǎo)體原材料[6]，與傳統(tǒng)的Bulk CMOS器件相比，SOI CMOS在器件和襯底之間加入了一層絕緣埋氧層，如圖1所示。絕緣埋氧層不僅能有效減輕體效應(yīng)，消除Latch-Up（閂鎖效應(yīng)），而且還能在一定程度上抑制Bulk CMOS器件的寄生效應(yīng)，除此之外，SOI CMOS器件還具有導(dǎo)通電壓低，噪聲小和集成度高等優(yōu)點(diǎn)[7]。

LNA的噪聲系數(shù)和增益受到ft，fmax和FET柵極電阻的影響，而SOI CMOS提供了一個(gè)極低的電容器件，因此有助于ft和fmax。在許多領(lǐng)域，SOI CMOS已成為蜂窩和Wi-Fi開關(guān)的適用技術(shù)。SOI CMOS允許優(yōu)化的開關(guān)和LNA在前端模塊中進(jìn)行集成，從而改善LNA的性能。為了解決復(fù)雜的多頻帶和多標(biāo)準(zhǔn)設(shè)計(jì)，射頻前端組件要求進(jìn)一步集成多個(gè)射頻單元（如功率放大器、低噪聲放大器和天線開關(guān)）以滿足高線性和低功耗等要求，SOI CMOS無疑是最佳的工藝選擇[8]。

圖1 SOI CMOS晶體管截面圖

1.2 拓?fù)浣Y(jié)構(gòu)選擇

共源共柵拓?fù)浣Y(jié)構(gòu)不僅具有噪聲系數(shù)低和線性度好等優(yōu)點(diǎn)，而且還可以減小晶體管的Miller效應(yīng)和有限輸出阻抗所帶來的影響，具備高帶寬、高增益和高反向隔離度等特點(diǎn)[9]。

區(qū)別于傳統(tǒng)的源簡(jiǎn)并共源共柵拓?fù)浣Y(jié)構(gòu)，本文改進(jìn)的低噪聲放大器通過采用有源偏置電路、級(jí)間匹配網(wǎng)絡(luò)和并聯(lián)反饋結(jié)構(gòu)來實(shí)現(xiàn)高線性、低噪聲和低功耗等性能要求。具體拓?fù)浣Y(jié)構(gòu)如圖2所示，其中虛線方部分采用RF SOI CMOS工藝實(shí)現(xiàn)，而虛線方框以外的部分則是通過多層基板、綁定線和SMT元件實(shí)現(xiàn)。

晶體管M1和M2構(gòu)成低噪聲放大器共源共柵的主體結(jié)構(gòu)。晶體管M3與M1構(gòu)成電流鏡結(jié)構(gòu)，為放大管M1提供穩(wěn)定的偏置電流，使其不隨工藝、溫度和電源電壓的變化而變化[10]。電阻R1和R2構(gòu)成電阻分壓式偏置網(wǎng)絡(luò)給晶體管M2提供穩(wěn)定的柵壓偏置，通過選擇合適的偏置電阻阻值，可以使線性度達(dá)到最佳。漏端到接地之間連接的串并聯(lián)CR級(jí)間匹配網(wǎng)絡(luò)，在低頻時(shí)可以用來充當(dāng)高阻抗，而在高頻時(shí)則可以用來充當(dāng)分流電阻，有利于器件的穩(wěn)定，同時(shí)對(duì)線性度也有一定的影響。器件輸出和輸入之間采用并聯(lián)反饋，有利于IP3、增益和回波損耗的調(diào)整，但會(huì)降低噪聲系數(shù)，通常只用于共柵極設(shè)計(jì)[1]。

圖2 低噪聲放大器拓?fù)浣Y(jié)構(gòu)

1.3 噪聲系數(shù)和輸入匹配

噪聲系數(shù)和輸入回波損耗是低噪聲放大器設(shè)計(jì)時(shí)需要考慮的主要因素。共源共柵設(shè)計(jì)的共源級(jí)主要是為了獲得最佳的噪聲系數(shù)、輸入阻抗匹配和目標(biāo)漏源電流下的P1dB，而共柵極則是在不影響其他性能指標(biāo)的前提下獲得最佳的IP3、輸出阻抗匹配和P1dB。

圖3 簡(jiǎn)化的小信號(hào)等效模型

低噪聲放大器的簡(jiǎn)化小信號(hào)等效模型如圖3所示。由小信號(hào)等效模型可得到噪聲系數(shù)表達(dá)式為[11]

由此可見，器件的噪聲不僅與晶體管內(nèi)部的噪聲有關(guān)，而且還與外部的輸入匹配網(wǎng)絡(luò)和電感Ls的Q值有關(guān)。通過采用合適的晶體管寬度和多晶體管并聯(lián)等技術(shù)，可以使內(nèi)部噪聲達(dá)到最??；通過采用高Q值的外部元件，可以使外部噪聲達(dá)到最小。在綜合考慮噪聲系數(shù)、增益和線性度之后，選取晶體管M1和 M2 的寬度為 240 μm（80 fingers×3 μm）。

圖4顯示了2.5 GHz時(shí)共源共柵拓?fù)浣Y(jié)構(gòu)在Smith圓圖中的噪聲系數(shù)圓和可用增益圓，考慮SMT元件的寄生效應(yīng)和傳輸線損耗，在0.6 dB噪聲圓和16 dB增益圓內(nèi)選取源阻抗Zs=102+j*83 Ω，作為噪聲、增益和輸入回波損耗之間的權(quán)衡點(diǎn)。輸入匹配網(wǎng)絡(luò)選用高Q元件C1、C2和Lg實(shí)現(xiàn)，以獲取最佳的噪聲系數(shù)，C1還用于直流阻隔。

圖4 可用增益和噪聲系數(shù)圓

1.4 線性度和輸出匹配

除了噪聲系數(shù)和輸入匹配之外，線性度也是低噪聲放大器的一個(gè)重要考慮因素。低噪聲放大器要在存在很強(qiáng)干擾情況下接收比較弱的信號(hào)時(shí)保持線性工作，否則就會(huì)使接收器的靈敏度降低并且產(chǎn)生交叉調(diào)制，嚴(yán)重影響接收器的性能。在低噪聲放大器中，普遍采用三階截取點(diǎn)（IP3）來度量線性度[2]。

輸入匹配網(wǎng)絡(luò)對(duì)噪聲系數(shù)有很大的影響，而輸出匹配網(wǎng)絡(luò)對(duì)噪聲的影響可以忽略不計(jì)。所以，在輸出匹配里面主要考慮的是增益。當(dāng)源與阻抗ZS=102+j*83 Ω完成輸入匹配后，IP3將取決于輸出匹配，與反饋網(wǎng)絡(luò)、分壓式偏置網(wǎng)絡(luò)和級(jí)間匹配網(wǎng)絡(luò)也有一定的影響。放大器的輸出負(fù)載可以通過負(fù)載牽引技術(shù)掃描得到，輸出匹配網(wǎng)絡(luò)由 Ld、Rd、L1、C3和直流阻隔電容C4完成。

1.5 穩(wěn)定性

絕對(duì)穩(wěn)定性是指放大器在任何輸入和輸出條件下都不會(huì)產(chǎn)生振蕩，它是低噪聲放大器最重要的要求之一。低噪聲放大器要在最高達(dá)18 GHz的頻率下能夠保持絕對(duì)穩(wěn)定工作，而且每一級(jí)也要滿足絕對(duì)穩(wěn)定工作的要求，包括所有條件下的所有外部元件和偏置。在此頻率范圍內(nèi)的多數(shù)情況下，低噪聲、高增益的器件往往會(huì)變得很不穩(wěn)定。

為了穩(wěn)定器件同時(shí)滿足這些要求，必須采用穩(wěn)定性設(shè)計(jì)技術(shù)。本文通過加入源級(jí)反饋電感Ls、漏級(jí)到接地之間的串并聯(lián)電阻CR網(wǎng)絡(luò)和共柵極輸出與輸入之間的RC并聯(lián)反饋，可以實(shí)現(xiàn)絕對(duì)穩(wěn)定工作。

2 低噪聲放大器仿真結(jié)果及其分析

文中所設(shè)計(jì)的低噪聲放大器是基于IBM公司的0.18 μm RF SOI CMOS工藝實(shí)現(xiàn)，并在ADS2011仿真平臺(tái)下進(jìn)行設(shè)計(jì)、優(yōu)化和仿真。在綜合考慮輸入輸出匹配網(wǎng)絡(luò)、級(jí)間匹配網(wǎng)絡(luò)、SMD元件寄生阻抗、傳輸線損耗、綁定線和晶體管輸入輸出寄生電容的影響后，所得到的噪聲系數(shù)和S參數(shù)仿真結(jié)果如圖5，圖6所示。

圖5 噪聲系數(shù)

圖6 S參數(shù)

仿真結(jié)果顯示，在電源電壓為1.8V，功耗為9.8 mW的條件下，噪聲系數(shù)小于0．8 dB，小信號(hào)增益大于14 dB，輸入輸出回波損耗均大于10 dBm，隔離度大于27 dB。取得了不錯(cuò)的噪聲性能，而且小信號(hào)增益大，輸入輸出匹配良好。

線性度的衡量是采用仿真模型估算在工作頻率下的兩個(gè)相隔5 MHz音調(diào)的IP3，使每個(gè)音調(diào)的輸入功率為-20 dBm。仿真模型估算結(jié)果如圖7所示，在 2．3～2．7 GHz 頻段內(nèi)，IIP3 大于 15 dBm，OIP3 大于30 dBm，實(shí)現(xiàn)了高線性度。放大器的穩(wěn)定系數(shù)如圖8所示，在高達(dá)18 GHz內(nèi)均大于1，符合絕對(duì)穩(wěn)定的工作條件。[12-13]增益和線性度都不錯(cuò)，但噪聲系數(shù)略大。本文的噪聲系數(shù)和功耗都比較低，線性度較好，增益也較高。（文獻(xiàn)[12-13]為 Bulk CMOS工藝，文獻(xiàn)[14-15]為SOI CMOS工藝）

圖7 線性度

圖8 穩(wěn)定系數(shù)

表1 性能比較

3 結(jié) 論

基于 IBM 公司 0．18 μm RF SOI CMOS 工藝設(shè)計(jì)了一款應(yīng)用于S波段的低噪聲放大器。仿真結(jié)果表明，該放大器在 2．3～2．7 GHz頻段，電源電壓為 1．8 V，功耗為9．8 mW的條件下，噪聲系數(shù)小于0．8 dB，增益大于14 dB，輸入三階交調(diào)截取點(diǎn)大于15 dBm，滿足無線基礎(chǔ)架構(gòu)接收器對(duì)低噪聲放大器的要求。同時(shí)，該設(shè)計(jì)也表明RF SOI CMOS作為一種新興工藝，有著比傳統(tǒng)Bulk CMOS更加優(yōu)越的性能，可以很好地應(yīng)用于射頻前端組件中，以滿足高線性和低功耗等要求。

[1]張勝標(biāo)，張志浩，章國(guó)豪．用于S波段的高線性低噪聲放大器[J]．電子器件，2016，39（1）:57-61．

[2]Thomas H．Lee．CMOS射頻集成電路設(shè)計(jì) [M]．2版．余志平，周潤(rùn)德，等譯．北京：電子工業(yè)出版社，2012．

[3]高向可．C波段低噪聲放大器的仿真設(shè)計(jì)[J]．電子設(shè)計(jì)工程，2011，19（22）:94-97．

[4]方方．基于ADS的C波段的低噪聲放大器仿真設(shè)計(jì)研究[J]．電子設(shè)計(jì)工程，2013，21（1）:67-69．

[5]Hassan M，Olson C，Kovac D，et al．An Envelope-Tracking CMOS-SOS Power Amplifier With 50%Overall PAE and 29．3 dBm Output Power for LTE Applications [C]// 2012 IEEE Compound Semiconductor Integrated Circuit Sym-posium（CSICS）．La Jolla，CA:IEEE，2012:14-17．

[6]林俊明，鄭耀華，鄭瑞青，等．應(yīng)用于移動(dòng)手機(jī)的SOI線性射頻功率放大器的設(shè)計(jì) [J]．電子技術(shù)應(yīng)用，2015，41[9]:60-62．

[7]Madan A，Mcpartlin M J，Masse C，et al．A 5 GHz 0．95 dB NF Highly Linear Cascode Floating-Body LNA in 180 nm SOI CMOS Technology[J]．IEEE Microwave and Wireless Components Letters，2012，22（4）:200-20．

[8]鄭直．SOI功率器件的新結(jié)構(gòu)研究[D]．成都:電子科技大學(xué)，2013.

[9]Moezzi M，Bakhtiar S.Wideband LNA Using Active Inductor With Multiple Feed-Forward Noise Reduction Paths[J].IEEE Transactions on Microwave Theory and Techniques，2012，60 （4）:1069-1078.

[10]劉祖華，劉斌，黃亮，等.應(yīng)用于WLAN的低噪聲放大器及射頻前段的設(shè)計(jì) [J].電子技術(shù)應(yīng)用，2014，40（1）:38-40.

[11]Razavi B.RF Microelectronics[M].New York:Prentice Hall，2011.

[12]Arshad S，Ramzan R，Zafar F，et al.Highly linear inductively degenerated 0.13μm CMOS LNA using FDC technique [C]//2014 IEEE Asia Pacific Conference on Circuits and Systems （APCCAS）.Ishigaki:IEEE，2014:225-228.

[13]Thacker M B，Awakhare M，Khobragade R H，et al.Multi-Standard Highly Linear CMOS LNA[C]//2014 International conference on Electronic System，Signal Processing and Computing Technologies.Nagpur:IEEE，2014:63-68.

[14]IJI A，Xi Zhu，Heimlich M.A 3-5 GHz LNA in 0.25μm SOICMOS ProcessforImplantable WBANs[C]//2012 IEEE 55th International Midwest Symposium on Circuits and Systems（MWSCAS）.Boise ID，IEEE，2012:766-769.

[15]Hossein N，Miles S，Naveen Y，et al.A 0.8dB NF，4.6dBm IIP3，4.6dB IIP3，1.8-2.2GHz，Low-Power LNA in 130 nm RF SOI CMOS Technology[C]//Wireless and Microwave Circuits and Systems （WMCS）.Waco，TX:IEEE，2015:1-4.

A high-linearity and low-power LNA in RF SOI CMOS technology

HE Quan1，CHEN Zhong-xue1，2，ZHANG Guo-hao1
（1.Guangdong University of Technology，Guangzhou 510006，China； 2.Guangzhou Junheng Micro-Electrics Tech Ltd.，Guangzhou 510006，China ）

A high-linearity and low-power low noise amplifier was implemented in IBM's 0．18 μm RF SOI CMOS technology for S band application．Based on conventional cascode topological structure，this improved LNA achieves high linearity，low noise and low power while using an active bias circuit combined with inter-stage matching network and a parallel feedback structure．The SOI CMOS LNA has a simulated noise figure of less than 0．8 dB，gain of greater than 14 dB，input return loss and output return loss of more than 10 dB，reverse isolation of more than 27 dB，input third order intercept point of more than 15 dBm over 2．3 to 2．7 GHz under the conditions that the power supply voltage is 1．8 V and the power dissipation is 9．8 mW，satisfying all the need for LNA in wireless receivers．

SOI； low noise amplifier； high-linearity； low-power； S band

TN722．3

A

1674－6236（2017）17-0111-04

2016-07-25稿件編號(hào)：201607175

廣東省戰(zhàn)略新興產(chǎn)業(yè)重大專項(xiàng)（2012A010701002）

何 全（1990—），男，湖北荊州人，碩士研究生。研究方向：射頻與微波集成電路設(shè)計(jì)。