具有雙重結(jié)構(gòu)的多通道任意波形發(fā)生器設(shè)計

徐巧玉，李坤鵬，王軍委

（1.河南科技大學機電工程學院，河南 洛陽 471003；2.洛陽銀杏科技有限公司，河南 洛陽 471003）

具有雙重結(jié)構(gòu)的多通道任意波形發(fā)生器設(shè)計

徐巧玉1，李坤鵬1，王軍委2

（1.河南科技大學機電工程學院，河南 洛陽 471003；2.洛陽銀杏科技有限公司，河南 洛陽 471003）

直接數(shù)字合成（direct digital synthesizer，DDS）技術(shù)在輸出高頻信號時容易造成信號失真且雜散較大，限制其應用領(lǐng)域。通過對DDS信號雜散的分析，提出一種具有雙重結(jié)構(gòu)的多通道任意波形發(fā)生器設(shè)計方案，在DDS波形發(fā)生器的基礎(chǔ)上增加數(shù)據(jù)順序輸出模塊以彌補DDS信號的不足。采用FPGA構(gòu)建DDS頻率合成器，間隔輸出波形數(shù)據(jù)，實現(xiàn)DDS信號輸出；利用DDS頻率合成技術(shù)產(chǎn)生數(shù)據(jù)順序輸出模塊的數(shù)據(jù)輸出時鐘，通過改變數(shù)據(jù)輸出時鐘控制信號輸出頻率，最終達到信號輸出且頻率可調(diào)。實驗表明：輸出頻率達到2MHz時DDS已經(jīng)出現(xiàn)明顯失真，而順序輸出模塊則可以很好地還原實際波形，但DDS具有明顯的頻率調(diào)節(jié)優(yōu)勢，兩者相互補充，具有較好的應用價值。

雙重結(jié)構(gòu)；直接數(shù)字合成；數(shù)據(jù)順序輸出；現(xiàn)場可編程門陣列

0 引 言

任意波形發(fā)生器廣泛應用于數(shù)字電視、通信雷達、航空航天等領(lǐng)域。目前大多數(shù)任意波形發(fā)生器主要采用DDS技術(shù)實現(xiàn)，該技術(shù)從相位的角度出發(fā)進行頻率合成，具有頻率分辨率高、相位精確、頻率捷變等諸多優(yōu)點，其應用范圍比較廣泛。隨著電子技術(shù)的發(fā)展及應用需求的提高，對信號質(zhì)量的要求越來越高。由于DDS輸出頻譜中含有較多雜散分量，已經(jīng)不能很好地滿足一些特殊領(lǐng)域的應用需求。

為了改善信號質(zhì)量，抑制DDS雜散問題，研究了多種抑制DDS信號雜散的方法。文獻[1]提出一種改善雜散的DDS頻率合成器設(shè)計，使用修正頻率控制字和相位抖動技術(shù)，再結(jié)合延遲疊加方法，有效降低了幅度量化雜散和相位截斷雜散；文獻[2]采用抖動注入法和延時疊加法，在Matlab上進行仿真得到雜散低、失真小的波形。但這些方法對雜散只有一定程度的抑制，并不能完全解決DDS信號雜散問題。

為了得到更好的頻譜輸出，有關(guān)學者提出一種不同于DDS信號輸出的數(shù)據(jù)順序輸出方案，該方案采用數(shù)據(jù)順序輸出的方式，利用DDS頻率調(diào)節(jié)技術(shù)直接控制數(shù)據(jù)輸出時鐘頻率以完成信號頻率調(diào)節(jié)。由于該方法不需要相位累加器尋址波形查找表，因此不存在相位截斷雜散等問題，相對于DDS的輸出頻譜具有更好的頻譜特性，并繼承了DDS頻率調(diào)節(jié)高分辨率等特點[3]。但此方法受采樣率的限制，輸出頻率不能很高，因此適用于對信號還原度要求較高的應用領(lǐng)域。

針對上述問題，本設(shè)計提出一種具有雙重結(jié)構(gòu)的多通道任意波形發(fā)生器方案。在傳統(tǒng)DDS波形發(fā)生器上添加數(shù)據(jù)順序輸出模塊，DDS波形發(fā)生器具有較好的頻率調(diào)節(jié)特性，而數(shù)據(jù)順序輸出模塊輸出波形具有更好的頻譜特性，根據(jù)各自特點應用于不同領(lǐng)域，具有較高的應用價值。

1 DDS工作原理及其雜散分析

DDS技術(shù)是從相位概念出發(fā)直接合成所需要波形的一種頻率合成技術(shù)。直接數(shù)字合成器（DDS）由標準時鐘源、相位累加器、波形存儲器和D/A轉(zhuǎn)換器等組成，如圖1所示。

相位累加器由N位加法器與相位寄存器級聯(lián)構(gòu)成，時鐘脈沖每觸發(fā)一次，加法器將頻率控制字與相位寄存器輸出的相位數(shù)據(jù)相加，并將結(jié)果送至相位累加器的數(shù)據(jù)輸入端，同時將數(shù)據(jù)的高M位用以尋址波形存儲器[4]。相位累加器在時鐘的作用下，不斷對頻率控制字進行線性相位累加，相位累加器在每個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器的溢出頻率即為DDS輸出的信號頻率。

DDS輸出信號雜散源主要有幅度量化、D/A的非理想特性及相位截斷3種。其中幅度量化和D/A的非理想特性主要由D/A芯片的性能決定。幅度量化雜散是由D/A有限分辨率引起的，因此輸出為階梯波，這將對輸出信號引入幅度量化誤差εD（n），設(shè)數(shù)據(jù)查找表數(shù)據(jù)位寬為D，尋址深度為N，K為頻率控制字，幅度量化誤差表示為

由取整函數(shù)int（·）的性質(zhì)可知，誤差函數(shù)是一個位于區(qū)間[]上的隨機序列，概率密度服從均勻分布，大多數(shù)情況下幅度量化對信號頻譜的影響可以歸于白噪聲[5]。

D/A的非理想特性主要包括動態(tài)非線性、靜態(tài)非線性、有限分辨率及內(nèi)部閃爍噪聲等。D/A的非理想特性難于建模，不同器件性能各異，只能根據(jù)具體的器件參數(shù)分別考慮。而且D/A對輸出信號頻譜的影響跟相位截斷效應和幅度量化誤差比起來是很小的，只有在對信號頻譜質(zhì)量要求非常高的應用中才根據(jù)具體情況對其進行深入研究[6]。相位截斷是相位累加器在每個參考時鐘周期內(nèi)沒有將所有的相位信息發(fā)送給波形存儲器而引起的，其雜散模型為

圖1 DDS原理框圖

2 總體方案設(shè)計及原理

該任意波形發(fā)生器總體方案設(shè)計如圖2所示，主要包括主控模塊、數(shù)據(jù)采集模塊、DDS信號輸出模塊、數(shù)據(jù)順序輸出模塊、模擬通道及人機交互模塊。

圖2 總體設(shè)計方案

主控模塊作為整個波形發(fā)生器的控制核心，采用STM32F407作為主控芯片。該模塊主要對其他模塊進行整體控制，包括接收和讀取波形數(shù)據(jù)，建立與FPGA的通信及數(shù)據(jù)傳輸，設(shè)置輸出信號頻率、幅度偏置等參數(shù)并控制人機交互界面顯示和參數(shù)輸入等。

數(shù)據(jù)采集模塊主要完成波形數(shù)據(jù)的接收或提取波形文件，包括建立波形發(fā)生器與PC端的通信。本文采用高速USB設(shè)計，不僅使用方便而且具有較高的傳輸速率，快速接收來自PC端的波形數(shù)據(jù)；采用SDIO模式配置TF卡，相對于SPI模式具有更高的數(shù)據(jù)讀寫速率，利用FATFS文件系統(tǒng)，方便讀取TF卡中的波形文件，獲得波形數(shù)據(jù)。

DDS信號輸出模塊為該波形發(fā)生器的主體部分，基于FPGA構(gòu)建DDS控制器，并利用FPGA中的存儲單元建立數(shù)據(jù)查找表，在DDS控制器的控制下尋址波形查找表并輸出數(shù)據(jù)，實現(xiàn)DDS信號輸出。

數(shù)據(jù)順序輸出模塊包括頻率控制器、數(shù)據(jù)控制器以及數(shù)據(jù)緩存單元等，頻率控制器產(chǎn)生信號輸出時鐘，數(shù)據(jù)控制器協(xié)調(diào)3個通道的數(shù)據(jù)請求，合理分配數(shù)據(jù)，實現(xiàn)波形數(shù)據(jù)順序輸出且頻率可調(diào)。

模擬通道是信號調(diào)節(jié)的核心部分，主要以運算放大器及無源器件搭建放大電路和濾波電路對輸出的模擬信號進行調(diào)理。

人機交互模塊包括具有觸摸功能的液晶顯示屏（LCD）、顯示驅(qū)動器及顯示緩存等，基于FPGA構(gòu)建液晶顯示時序驅(qū)動，以RAM作為顯示緩存，將接收到的圖像數(shù)據(jù)根據(jù)顯示時序?qū)崟r輸出至液晶顯示屏上，完成圖像顯示。并通過觸摸單元實現(xiàn)用戶參數(shù)輸入。

波形發(fā)生器工作時數(shù)據(jù)采集模塊獲取波形數(shù)據(jù)，通過STM32與FPGA之間的并行總線發(fā)送數(shù)據(jù)至FPGA，根據(jù)模式寄存器判斷波形發(fā)生器的工作模式。DDS模式下將波形數(shù)據(jù)存入波形查找表中，然后主控模塊發(fā)送頻率控制字、相位控制字等參數(shù)至DDS信號輸出模塊，根據(jù)輸入的各項參數(shù)，頻率控制器產(chǎn)生相應的尋址數(shù)據(jù)，讀取數(shù)據(jù)查找表輸出DDS信號；若為數(shù)據(jù)順序輸出模式，則將波形數(shù)據(jù)寫入SDRAM中加以緩存，發(fā)送頻率控制字等參數(shù)至數(shù)據(jù)順序輸出模塊，該模塊的數(shù)據(jù)控制器調(diào)控3個通道的數(shù)據(jù)分配，最終根據(jù)輸出時鐘依次輸出數(shù)據(jù)緩存單元中的波形數(shù)據(jù)，實現(xiàn)數(shù)據(jù)順序輸出。

3 DDS信號輸出模塊設(shè)計

DDS是利用信號相位與幅度的關(guān)系，對需要合成的信號波形進行相位分割，對分割后的相位值賦予相應的地址，然后按時鐘頻率以一定的步長抽取這些地址，同時輸出相應的幅度值，這些幅度值反映了需要合成信號的波形[8]。

3.1 方案設(shè)計

DDS技術(shù)的實現(xiàn)依賴高速、高性能的數(shù)字器件。FPGA芯片具有速度高、規(guī)模大、可編程以及有強大的EDA軟件支持等特性，十分適合實現(xiàn)DDS技術(shù)。本設(shè)計選用CycloneIV系列的EP4CE10F17C8N芯片作為頻率產(chǎn)生及波形發(fā)生系統(tǒng)，利用其邏輯單元構(gòu)建頻率控制器，以內(nèi)部存儲資源建立波形查找表，不僅節(jié)省資源而且提高系統(tǒng)集成度。為了達到更高的頻率輸出精度，頻率控制器采用48位的相位累加器，以外部10MHz高準確度時鐘源作為系統(tǒng)時鐘，經(jīng)過FPGA的數(shù)字鎖相環(huán)倍頻得至100 MHz作為DDS控制時鐘。DDS頻率可以達到的分辨率為

3.2 DDS頻率控制器設(shè)計

頻率控制模塊是DDS信號發(fā)生器的核心部分，以人機交互模塊的觸摸屏作為參數(shù)輸入設(shè)備，并完成參數(shù)輸入。主控模塊根據(jù)輸出頻率及系統(tǒng)時鐘頻率計算頻率控制字[9]，如下式所示：

式中：FTW——頻率控制字；

fout——輸出頻率；

fclk——系統(tǒng)時鐘頻率；

N——累加器的位數(shù)。

考慮到該設(shè)計為3通道同步輸出，且相位可調(diào)。因此對各通道的頻率控制進行單獨控制。每個通道擁有獨立的相位累加器，該累加器作為該通道的DDS頻率發(fā)生器。接收到48位的頻率控制字并寫進相應通道的相位累加器中，在100MHz的DDS時鐘下循環(huán)累加，以每次的累加結(jié)果作為尋址波形查找表的依據(jù)。另外為了實現(xiàn)相位調(diào)節(jié)及同步輸出功能，不能直接利用累加器的輸出來尋址波形查找表，需在二者之間設(shè)置相位調(diào)節(jié)寄存器，以相位累加器的高位與相位調(diào)節(jié)寄存器相加的結(jié)果來尋址波形查找表，改變相位調(diào)節(jié)寄存器的值即可實現(xiàn)相位調(diào)節(jié)。同時為3個通道的累加器設(shè)計同步復位信號，收到復位信號或更新相位控制字時，累加器同時清零并重新累加即可實現(xiàn)3通道同步輸出。其中相位控制字由下式得到：

式中：PTW——相位控制字；

P0——輸出相位。

由式（5）可知，最大的相位調(diào)節(jié)范圍為2π，尋址空間為12位，依此可計算相應的相位控制字[10]。相位控制字由主控模塊計算得到，在頻率控制字之后發(fā)送。頻率控制器如圖3所示。

圖3 頻率控制器

4 數(shù)據(jù)順序輸出模塊設(shè)計

為了獲得更好的輸出頻譜或更好地還原信號波形，設(shè)計數(shù)據(jù)順序輸出模塊。該模塊由大容量數(shù)據(jù)緩存器（SDRAM）、頻率控制器、數(shù)據(jù)控制單器及數(shù)據(jù)緩存單元組成。

4.1 頻率控制器設(shè)計

頻率控制器結(jié)構(gòu)如圖4所示，為了得到精確的輸出頻率，頻率控制器采用DDS頻率合成技術(shù)得到所需頻率，因此該模塊中仍需要DDS內(nèi)核，也就是相位累加器。為了減少資源浪費并降低系統(tǒng)復雜度，考慮到DDS信號輸出模塊與數(shù)據(jù)順序輸出模塊是二選一的工作方式，因此2個模塊共用相位累加器實現(xiàn)頻率合成。與DDS信號輸出不同的是該模塊不再利用相位累加器的高12位來尋址數(shù)據(jù)緩存器，而是以相位累加器的溢出頻率作為后續(xù)頻率輸出的系統(tǒng)時鐘。由于該時鐘由48位的相位累加器獲得，因此輸出頻率可以達到很高的準確度。以該時鐘作為地址發(fā)生器的控制時鐘，累加產(chǎn)生數(shù)據(jù)緩存器的地址，順序讀取波形數(shù)據(jù)以達到波形輸出。

圖4 頻率控制器結(jié)構(gòu)

4.2 數(shù)據(jù)控制器設(shè)計

數(shù)據(jù)控制器主要由SDRAM控制器及數(shù)據(jù)仲裁器組成，如圖5所示。SDRAM控制器驅(qū)動SDRAM進行讀寫操作，而數(shù)據(jù)仲裁器則根據(jù)各通道數(shù)據(jù)請求合理調(diào)控數(shù)據(jù)分配以實現(xiàn)波形正確輸出。

圖5 數(shù)據(jù)控制器

數(shù)據(jù)仲裁器作為數(shù)據(jù)調(diào)控的控制核心，主要實現(xiàn)3個通道數(shù)據(jù)存取調(diào)控功能，保證數(shù)據(jù)更新及輸出互不干擾。在數(shù)據(jù)正常輸出的同時還要確保數(shù)據(jù)正常更新，當某個通道改變輸出波形，主控模塊需重新發(fā)送波形數(shù)據(jù)，此時不僅要更新波形數(shù)據(jù)還要使后端的信號正常輸出，因此需對讀寫的操作進行精細控制。為了使數(shù)據(jù)更新不影響波形數(shù)據(jù)輸出，設(shè)置數(shù)據(jù)輸出具有更高優(yōu)先級，在保證數(shù)據(jù)正常輸出的前提下進行數(shù)據(jù)更新。為了保證3個通道正常輸出，需確保3個數(shù)據(jù)緩存器中的數(shù)據(jù)不中斷。設(shè)計數(shù)據(jù)巡查單元以循環(huán)查看各個數(shù)據(jù)緩存器中的數(shù)據(jù)量，當數(shù)據(jù)量低于臨界值時，仲裁器將向SDRAM控制器發(fā)送讀請求，讀取SDRAM中的數(shù)據(jù)進行補充，連續(xù)猝發(fā)讀取對數(shù)據(jù)緩存器進行數(shù)據(jù)填充。

FPGA接收到波形數(shù)據(jù)首先寫入FIFO進行緩存以匹配SDRAM的寫入速度，在沒有讀數(shù)據(jù)請求時開始從FIFO讀出數(shù)據(jù)寫入SDRAM中。當對另外2個通道的數(shù)據(jù)緩存器補充數(shù)據(jù)時，則需使能與主控模塊的之間的BUSY信號，主控模塊停止發(fā)送數(shù)據(jù)；當數(shù)據(jù)補充完成，BUSY信號拉低，主控模塊繼續(xù)發(fā)送數(shù)據(jù)。雖然此方法對數(shù)據(jù)的控制較為復雜，但可以保證波形發(fā)生器的性能。

5 模擬電路設(shè)計

該波形發(fā)生器的設(shè)計指標輸出頻率為1 μHz～10 MHz，通帶內(nèi)允許起伏小于-3 dB，低通濾波器的截止頻率要求至少為10MHz。通過分析切比雪夫、巴特沃斯和橢圓濾波器的特點，最終選擇巴特沃斯低通濾波器，其通帶內(nèi)的頻率響應曲線相比其他濾波器較平坦，對信號的衰減均勻，通帶內(nèi)對信號的相位誤差影響較小。但該濾波器通帶外的衰減較慢，為了使信號在通帶的更大范圍內(nèi)接近于1，在阻帶內(nèi)更迅速接近于0，即振幅特性更接近于理想的矩形頻率特性[11]。根據(jù)濾波器的振幅特性對階數(shù)的關(guān)系及相關(guān)計算仿真最終選用7階巴特沃斯濾波器。其電路如圖6所示。

圖6 濾波器設(shè)計

電路中電感電容的值通過查詢巴特沃斯低通原型濾波器歸一化原件值表獲得，其中7階參數(shù)如表1所示。

表1 歸一化參數(shù)表（部分）

也可參考k階巴特沃斯濾波器的考爾一型中電容電感的計算公式[12]得到：

解歸一化得到實際電感和電容值[13]，即：

此時的Rs取100 Ω，一般電路是在匹配情況下工作，因此內(nèi)阻和負載電阻相等。Ωc為濾波器截止頻率。根據(jù)上述公式計算各電容電感值，再通過實驗對參數(shù)值進行調(diào)整以達到最好的濾波效果，最終得到上述參數(shù)值。

6 實驗分析及結(jié)果

為了驗證該波形發(fā)生器的性能及輸出頻譜特性，首先對信號輸出能力進行測試，搭建實驗平臺2路DDS輸出頻率為10MHz，滿足設(shè)計指標，且波形平滑。

圖7 輸出頻譜

借助示波器分別采集2種模式下輸出的波形數(shù)據(jù)，利用Matlab對采集的數(shù)據(jù)進行仿真，仿真結(jié)果如圖7所示，圖7（a）為DDS模塊輸出頻譜，可以看到除了基波頻率之外還存在幾條較大的雜散分量，這些雜散主要由相位截斷引起，且位置符合式（2）所得結(jié)果。圖7（b）為數(shù)據(jù)順序輸出模塊輸出頻譜，由圖所示數(shù)據(jù)順序輸出模塊的頻譜中只存在基底噪聲，頻譜相對較為純凈。通過對比2種方式的輸出頻譜，數(shù)據(jù)順序輸出具有更好的頻譜質(zhì)量。另外利用Matlab對2種模式的輸出失真情況仿真，采用三角波輸出，結(jié)果如圖 8 所示，圖 8（a）～圖 8（c）分別表示輸出頻率為100kHz，1MHz，2MHz的波形。由圖可以看出頻率越高DDS輸出信號失真越明顯，而數(shù)據(jù)順序輸出信號則基本沒有變化。

DDS波形發(fā)生器具有更好的頻率輸出特性，對頻率調(diào)節(jié)要求較高的領(lǐng)域采用DDS信號輸出，對波形質(zhì)量要求較高的領(lǐng)域采用數(shù)據(jù)順序輸出模式，兩者互相補充，可以滿足更多的應用領(lǐng)域，具有較高的應用價值。

圖8 波形仿真測試

7 結(jié)束語

具有雙重結(jié)構(gòu)的任意波形發(fā)生器設(shè)計同時擁有DDS輸出及數(shù)據(jù)順序輸出功能。數(shù)據(jù)順序輸出模塊采用數(shù)據(jù)順序輸出方式結(jié)合DDS頻率調(diào)節(jié)技術(shù)，實現(xiàn)波形輸出且頻率可調(diào)的功能。與傳統(tǒng)DDS技術(shù)相比較，該方法輸出頻譜更純凈并且繼承了DDS技術(shù)的高分辨率及頻率捷變特性。DDS信號輸出模塊彌補了數(shù)據(jù)順序輸出方案輸出頻率上限較低的問題，彼此優(yōu)勢相互補充。因此具有雙重結(jié)構(gòu)的多通道任意波形發(fā)生器具有較高的應用價值。

[1]張海濤，苗圃，李珍.DDS雜散抑制技術(shù)研究與仿真[J].計算機仿真，2011，28（2）：397-401.

[2]蔣濤，唐宗熙，張彪.一種基于DDS+PLL結(jié)構(gòu)的頻率合成器的設(shè)計[J].電子測量與儀器學報，2009，23（10）：91-95.

[3]陳婧，張琦，何明華.一種改善雜散的DDS頻率合成器[J].現(xiàn)代電子技術(shù)，2009，32（1）：17-19,22.

[4]苗圃，張海濤，龐永星.改進型Cordic在DDS雜散抑制中的研究與仿真[J].計算機工程與應用，2010，46（33）：63-66.

[5]王碩，馬永奎，高玉龍，等.基于FPGA的改進結(jié)構(gòu)的DDS設(shè)計與實現(xiàn)[J].電子技術(shù)應用，2016，42（3）：28-30，34.

[6]張國光.基于DDS的高精度多路信號發(fā)生系統(tǒng)研究[J].電子測量技術(shù)，2014，37（4）：125-129.

[7]衛(wèi)恒，王德功，劉揚，等.基于改進DDS算法的任意信號發(fā)生器設(shè)計[J].電子技術(shù)應用，2015，41（6）：38-41.

[8]付錢華，易淼.DDS激勵PLL高性能頻率合成器設(shè)計[J].電子器件，2016（1）：62-66.

[9]聶偉，饒金玲.基于改進型CORDIC算法和FPGA的DDS實現(xiàn)[J].電子技術(shù)應用，2013，39（12）：45-48.

[10]彭海軍.基于DDS的信號相位同步設(shè)計技術(shù)[J].國外電子測量技術(shù)，2016，35（4）：95-98.

[11]劉林，田進軍，劉朝輝.基于DDS和直接頻率合成技術(shù)的超寬帶捷變頻源設(shè)計與實現(xiàn)[J].兵工學報，2010，31（12）：1648-1652.

[12]白麗娜，周渭，趙桀，等.一種和DDS結(jié)合的高分辨率頻率計設(shè)計[J].西安電子科技大學學報（自然科學版），2012，39（4）：126-130，160.

[13]毛啊敏，王紅旗，萬各各，等.基于DDS的虛擬信號發(fā)生器LabVIEW程序設(shè)計[J].火力與指揮控制，2016，41（7）：130-134.

（編輯：商丹丹）

Design of multichannel arbitrary waveform generator with dual structure

XU Qiaoyu1， LI Kunpeng1， WANG Junwei2
（1.School of Mechatronics Engineering，He'nan University of Science and Technology，Luoyang 471003，China；2.Luoyang GINGKO Technology Co.，Ltd.，Luoyang 471003，China）

DDS （direct digital synthesizer） technology is easy to cause signal distortion and spurious in the output of high frequency signal，which limits its application in some fields.Based on the analysis of DDS signal，a design of multichannel arbitrary waveform generator with dual structure is proposed.On the basis of the DDS waveform generator，the data sequence output module is added to make up the deficiency of the DDS signal.Using FPGA to build the DDS frequency synthesizer to output waveform data at intervals，which can achieve the DDS signal output.The data output clock of data sequence output module is produced by using DDS frequency synthesis technology.By changing the data output clock control signal output frequency，it can realize signal output and frequency adjustability.Experiments show that DDS has an obvious distortion at high output frequency 2 MHz，while the sequence output module can be splendid to restore the actual waveform， and DDS has obvious advantages in frequency regulation.They compensate each other's disadvantages to achieve a better application value.

dual structure； direct digital synthesis； data sequence output； FPGA

A

：1674-5124（2017）07-0072-06

10.11857/j.issn.1674-5124.2017.07.014

2016-12-21；

：2017-02-15

國家自然科學基金項目（51205108）；河南省高校重點科研基金項目（15A535001）

徐巧玉（1979-），女，河南洛陽市人，副教授，碩士研究生導師，博士，研究方向為嵌入式儀器儀表、工業(yè)測量等。