集成電路制造工藝技術現(xiàn)狀與發(fā)展趨勢

周哲，付丙磊，王棟,2，顏秀文，高德平，王志越

(1.中電科電子裝備集團有限公司，北京100070；2.中國電子科技集團公司第四十八所，湖南長沙410111)

集成電路制造工藝技術現(xiàn)狀與發(fā)展趨勢

周哲1，付丙磊1，王棟1,2，顏秀文1，高德平1，王志越1

(1.中電科電子裝備集團有限公司，北京100070；2.中國電子科技集團公司第四十八所，湖南長沙410111)

對當前集成電路制造工藝的主要挑戰(zhàn)、研究現(xiàn)狀進行了綜述，并對其發(fā)展趨勢進行了展望。

集成電路；摩爾定律；特征尺寸；制造工藝

電子信息產(chǎn)業(yè)的核心與基礎，是一個國家經(jīng)濟發(fā)展、科技發(fā)展和國防實力的重要標志。由于在計算機、移動通信、消費電子、半導體照明、汽車電子等國民經(jīng)濟各個領域的廣泛應用，集成電路產(chǎn)業(yè)已經(jīng)成為信息產(chǎn)業(yè)的基石。自1958年第一塊集成電路問世以來，集成電路產(chǎn)業(yè)已經(jīng)過50多年的發(fā)展，產(chǎn)業(yè)技術不斷進步，分工越來越細致。集成電路制造環(huán)節(jié)仍然遵循著摩爾定律（集成電路芯片上所集成的電子元件的數(shù)目，每隔18個月就翻1倍）快速向前發(fā)展，延續(xù)摩爾定律的先導技術研究依然是全球熱點。目前世界集成電路產(chǎn)業(yè)28～14 nm工藝節(jié)點已趨于成熟，10 nm工藝節(jié)點剛剛進入量產(chǎn)，7 nm及其更小節(jié)點正在處于研發(fā)階段。在集成電路特征尺寸不斷減小的過程中，微納加工、電路互聯(lián)、器件特性等方面都面臨巨大的挑戰(zhàn)。

本文綜述了當前集成電路制造工藝技術的主要挑戰(zhàn)和研究現(xiàn)狀，并對其發(fā)展方向進行了展望。

1 集成電路前道制造工藝技術

集成電路前道工藝是指從原始晶片開始至中測封裝之前的所有工序過程，即集成電路上晶體管等元器件的制備與互聯(lián)過程。在集成電路特征尺寸減小、集成度增大過程中的主要技術挑戰(zhàn)有微細加工技術、電路的互聯(lián)技術、以及晶體管等器件特性的退化等。

1.1 微細加工技術

微細加工技術，尤其是光刻技術，是集成電路元器件特征尺寸減小的基礎，光刻系統(tǒng)的分辨率R決定了可以加工的最小線寬。光刻系統(tǒng)的分辨率R可以用式（1）表示[1]。其中，λ為光刻機光源波長、NA為光刻機數(shù)值孔徑（NA=n sin θ，n為光刻膠與物鏡之間介質折射率，θ為物鏡孔徑角的一半）、k1為光刻機工藝因子。

從式(1)可見，光刻機分辨率與光源波長成正比，與光刻機數(shù)值孔徑成反比，為了得到更細的加工線寬，就要求光源波長盡可能減小，數(shù)值孔徑盡可能增大。理論上，通過不斷減小光刻機光源波長、增大數(shù)值孔徑的方法可以獲得足夠的光刻機分辨率。但是減少光刻機光源波長、增大數(shù)值孔徑又會減小光刻機的焦深（DOF），如式(2)所示，其中λ為光刻機光源波長，NA為光刻機數(shù)值孔徑，k2為光刻機工藝因子。

光刻機的正常工作離不開一定的焦深，焦深過小時，曝光光線無法獲得滿意的聚焦，因而在調整光刻機的曝光光源波長和數(shù)值孔徑之外，還需要通過控制工藝因子k1、k2的方法來保證足夠的分辨率和焦深。

光源波長的不斷縮短在光刻機的技術進步中扮演了重要的作用。首臺商用光刻機為尼康NSR1010G型光刻機，使用436 nm的g線光源，分辨率為1 μm。436 nm g線光源可以滿足最低至0.5 μm的光刻要求。之后365 nm的i線光源可滿足0.80～0.25 μm的光刻要求，248 nm的KrF準分子激光光源可滿足0.50～0.13 μm的光刻要求，193 nm的ArF準分子激光光源可以應用于0.13～10.00 nm線寬的曝光。由于EUV等更短波長光刻機研發(fā)難度巨大，傳統(tǒng)干法光刻技術在向45 nm及以下節(jié)點發(fā)展時遇到了巨大的困難。在采用193 nm ArF光源不變的前提下，人們通過采用浸沒式光刻加雙重曝光的手段，成功將193 nm ArF光源的壽命延伸至45 nm、28 nm、22 nm、14 nm乃至10 nm。浸沒式光刻將傳統(tǒng)光刻技術中鏡頭與光刻膠之間的空氣介質更換為折射率更大的液體介質（目前常用的液體介質的折射率為1.44的水），從而增大數(shù)值孔徑，進一步提高光刻機分辨率[2]。進入10 nm以下節(jié)點后，如果繼續(xù)使用193 nm光源，需要使用3次或3次以上的多重曝光，大大增加了光刻成本。目前，隨著EUV光源功率等問題逐漸得到解決，13.5 nm的EUV光源成為10 nm以下工藝節(jié)點的首要選擇。2016年荷蘭ASML公司EUV機臺性能逐步穩(wěn)定，產(chǎn)能已經(jīng)接近每天曝光1 500片晶圓，三星、臺積電、英特爾等晶圓廠陸續(xù)宣布將在7 nm及以下節(jié)點上采用EUV技術。光刻機光源波長與特征尺寸的對應關系見圖1。

在光刻機設備的開發(fā)中，除了不斷開發(fā)更短光源、增大數(shù)值孔徑之外，人們還會采用多種分辨率增強技術，通過降低工藝因子k1增大工藝因子k2的方法改善光刻機的分辨率和焦深，在光源波長難以取得突破性進展的情況下進一步提升光刻機性能。分辨率增強技術主要包括相移掩模技術、離軸照明技術、鄰近效應校正等[3]。

1.2 電路互聯(lián)技術

電路互聯(lián)方面的挑戰(zhàn)，當前集成電路芯片上集成的晶體管數(shù)量已達數(shù)十億個，需要通過互連線為這些晶體管提供能量和時鐘信號。隨著集成電路特征尺寸的減小和晶體管數(shù)量的增加，金屬互聯(lián)線的長度不斷增加、橫截面積不斷減小，從而引起互聯(lián)線電阻的增加；互聯(lián)線間距減小也會引起互聯(lián)線電容的增大，同時隨著工作頻率的不斷提高，寄生電感效應也必須考慮在內。在超大規(guī)模集成電路中，限制集成電路性能的主要因素不是器件的門延遲，而是互連線的寄生元件引起的互聯(lián)延遲、電路功耗以及互連線之間信號的串擾。

圖1 光刻機光源與特征尺寸的對應關系

互聯(lián)延遲和電路功耗：金屬互聯(lián)線的延遲時間以RC時間常數(shù)來表征，如式(3)所示，其中R為互聯(lián)線電阻，C為互聯(lián)線電容，ρ為互聯(lián)材料電阻率，l為互聯(lián)線長度，w為互聯(lián)線寬度，tm為互聯(lián)線厚度，tox為互聯(lián)線間介質層厚度，ε為介質材料介電常數(shù)。

另一方面，互聯(lián)線長度的不斷增加、截面積的不斷減小，都會導致互聯(lián)線電阻上升，從而引起電路功耗增大[4]。

目前，減少互聯(lián)延遲及電路功耗的方法主要由以下3種：（1）采用電阻率ρ更低且可靠性更高的材料作為互聯(lián)線；（2）采用介電常數(shù)ε更低的材料作為互聯(lián)介質，即低k介質；（3）采用多層布線方法，減少信號傳輸距離，提高單位芯片面積互聯(lián)線集成度。

互聯(lián)線信號串擾：當傳輸線傳輸信號時，由于電磁耦合的作用，在相鄰的傳輸線上會產(chǎn)生不期望的信號干擾，有可能導致邏輯電路的誤動作。在頻率不斷提高的情況下，互聯(lián)線信號串擾日益嚴重，逐漸成為制約CPU頻率提高的制約因素。干擾信號與介質電容成正比，因而采用選擇低k介質的方式作為互聯(lián)線間日益增大的信號串擾的應對手段。

綜上所述，采用電阻率較低的金屬互聯(lián)材料，介電常數(shù)較低的介質層材料是解決超大規(guī)模集成電路互聯(lián)問題的重要手段。集成電路中最早使用的互聯(lián)金屬材料為鋁及其合金材料，具有以下優(yōu)點：室溫電阻率較低（2.8 μΩ·cm），與Si材料附著性好，易于沉積與刻蝕。從130 nm工藝節(jié)點開始，傳統(tǒng)的鋁合金互聯(lián)已經(jīng)達到其性能極限，當前一般選用電阻率和可靠性均較好的銅替代鋁作為合金材料。銅的室溫電阻率（1.7 μΩ·cm）相對鋁更低，因而可以有效降低互聯(lián)電阻，降低互聯(lián)層厚度，進而減少互聯(lián)層間分布電容，從而解決互聯(lián)延遲、電路功耗、信號串擾問題。工藝方面，銅的熔點（1 083℃）高于鋁的熔點（660℃），在較高的電流密度作用下，互聯(lián)引線中的銅原子相對鋁原子發(fā)生遷移的能力較低，提高了金屬互聯(lián)的可靠性。由于銅金屬干法刻蝕困難，與傳統(tǒng)直接刻蝕金屬層制備互聯(lián)線的方法不同，銅互聯(lián)線的制備需要先刻蝕介電層，再填充金屬，即大馬士革工藝。介質材料方面，從90 nm工藝節(jié)點開始，傳統(tǒng)的二氧化硅材料已經(jīng)無法適應超深亞微米節(jié)點的工藝要求，因而需要采用介電常數(shù)更低的介質材料，即低k介質材料。低k介質材料種類很多，如摻雜二氧化硅、多孔二氧化硅、有機聚合物、無機聚合物、有機/無機混合物等，除較低的介電常數(shù)外，低k介質材料還需要有足夠的機械強度以支撐多層互聯(lián)線，以及與化學機械平坦化工藝的兼容性等。

1.3 器件特性的退化

集成電路的核心器件是MOS晶體管，理想的MOS器件應該有較大的工作電流，同時要求在關態(tài)時有很小的泄漏電流，以提高器件驅動能力，降低功耗。隨著器件特征尺寸進入納米尺度，柵、溝道等方面都面臨較大的挑戰(zhàn)。

1.3.1 柵極方面的挑戰(zhàn)

柵極方面，隨著器件尺寸的等比例縮小，為了保持柵極對溝道的控制能力，在柵極材料不變的情況下，需要減薄柵氧層厚度，柵氧層厚度減少到一定程度后，量子隧穿效應影響逐漸增大，引起柵漏電流的增大，會增加器件功耗，降低柵氧可靠性。

進入45 nm節(jié)點以后，為了避免柵泄漏電流的增加，人們引入了介電常數(shù)更高的絕緣材料作為柵極，即所謂的高k介質材料。高k介質研究熱點集中在鉿（Hf）基材料上，以二氧化鉿（HfO2）為例，其介電常數(shù)高達25，與之對應的，二氧化硅介電常數(shù)僅僅為3.9。與二氧化硅柵極不同，高k介質材料無法通過簡單的柵氧化工藝獲得，而只能采用沉積的方式，為了獲得高質量的高k介質柵極，一般采用原子層沉積（ALD）的方法。原子層沉積是一種高精度的化學沉積方式，通過交替脈沖通入兩種反應前驅體，使得每個脈沖過程只生長一個原子層的薄膜，從而達到對薄膜組分和厚度的精確控制。

進入14 nm節(jié)點以后，為了進一步增強柵對溝道的控制能力，鰭式場效晶體管（FinFET）結構被引入先進集成電路制程，與傳統(tǒng)平面晶體管不同，F(xiàn)in-FET結構中溝道由絕緣襯底上凸起的高而薄的鰭（fin）構成，源漏兩級分別在其兩端，三柵極緊貼其側壁和頂部，增大了柵與溝道的接觸面積，可以有效增強柵對溝道控制，減少漏電。FinFET結構的示意圖見圖2所示[5]。在未來的5 nm及以下節(jié)點中，為進一步增大柵與溝道的接觸面積，結合納米線溝道的圍柵（GAA）晶體管已經(jīng)被提出，這種結構中溝道完全被柵極包圍，具有卓越的靜電控制能力[6]。

1.3.2 溝道方面的挑戰(zhàn)

圖2 FinFET結構示意圖[5]

溝道方面，溝長度縮短將帶來短溝道效應、熱載流子效應、高場下的遷移率退化等。短溝道效應，溝道長度減少到一定程度后，源漏的耗盡區(qū)在整個溝道中所占的比重增大，柵下面的硅表面形成反型層所需的電荷量減小，因而閾值電壓減小。閾值電壓的減小會使得亞閾值電流指數(shù)增加，閾值電壓每減小0.1 V，截止態(tài)的泄露電流將增大10倍，大大增加器件功耗。熱載流子效應，器件尺寸進入深亞微米尺寸范圍，器件內部的電場強度隨器件尺寸的減小而增強，特別在漏結附近存在強電場，載流子在這一強電場中獲得較高的能量，成為熱載流子。一方面，熱載流子可以越過柵極勢壘，進入氧化層中，不斷積累，從而改變閾值電壓，影響器件壽命；另一方面，熱載流子在漏極附近的耗盡區(qū)中與晶格碰撞產(chǎn)生電子空穴對，碰撞產(chǎn)生的電子/空穴形成附加的漏電流，被襯底收集則形成襯底漏電流，增大器件功耗。高場下的遷移率退化，低場下遷移率是常數(shù)，載流子速度隨電場線性增加。高場下遷移率下降，載流子速度達到飽和，不再與電場有關，進而影響器件的驅動電流。

為了減小短溝道效應引起的閾值電壓降低，源漏延伸區(qū)的結深需要減小，超淺結工藝技術成為研發(fā)的一個熱點問題。超淺結工藝一般采用低能大束流離子注入工藝。為了應對高場下的遷移率退化，一般需要采用高遷移率溝道材料。應變SiGe相對于傳統(tǒng)Si來說具有更高的遷移率，是晶體管能夠進入90 nm節(jié)點的關鍵，而隨著晶體管特征尺寸的進一步縮小，在7 nm及以下節(jié)點，人們開始逐漸考慮GaAs等III-V族高遷移率材料代替應變SiGe作為溝道。同時，二硫化鉬（MOS2）等二維半導體材料，由于其高遷移率特性，以及天然的抑制短溝道效應的能力（為抑制短溝道效應，一般要求溝道寬度在溝道厚度3倍以上，而二維半導體的超薄厚度，可以有效抑制短溝道效應發(fā)生），近年來成為研究熱點，勞倫斯伯克利國家實驗室2016年研制出世界上首個柵長1nm的晶體管，溝道就是基于二硫化鉬（MoS2）材料[7]，柵極是由單壁碳納米管（SWCNT）構成，圖3為該晶體管的示意圖和透射電鏡圖像。

圖3 世界首個柵長1 nm晶體管[7]

2 集成電路后道制造工藝技術

集成電路后道工藝指從中測開始至集成電路完成直到出廠之間的所有工序。包括晶片減薄、劃片、芯片粘接、鍵合、封裝等工藝流程。后道封裝主要有傳遞電能、傳遞的電路信號、提供散熱途徑、提供結構保護與支持等功能。集成電路后道封裝當前向著小型化、適應高發(fā)熱、高密集度、適應多引腳等方向發(fā)展，3D集成和晶圓級封裝(WLP，Wafer Level Package)逐漸成為未來發(fā)展趨勢。

2.1 3D集成

3D集成依賴于3D堆疊技術和TSV工藝，3D堆疊技術是把兩個或兩個以上不同功能的芯片或結構，減薄后，通過鍵合等堆疊技術，使其在Z軸方向上形成立體集成和信號連通的三維立體堆疊加工技術，TSV是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現(xiàn)芯片之間互連的最新技術。三維封裝技術能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，大大改善芯片速度和降低功耗。同時還可以通過把不同的功能芯片（射頻、內存、邏輯、數(shù)字、MEMS等）集成在一起，實現(xiàn)電子元器件的多功能化。

2.2 晶圓級封裝

晶圓級封裝的一般定義為直接在晶圓上進行大多數(shù)或是全部的封裝測試程序，之后再進行切割(singulation)制成單顆組件。而重新分配(redistribution)與凸塊 (bumping)技術為其工藝關鍵。WLP封裝具有封裝尺寸較小，電性能較好的優(yōu)勢，但目前較為成熟的晶圓級封裝技術，在單顆芯片上的植球數(shù)有一定限制，多用于低腳數(shù)消費性IC的封裝應用，在高接腳數(shù)的芯片如通訊芯片等上應用一直受限。為了解決晶圓級封裝植球數(shù)不足問題，扇出晶圓級封裝（Fan out WLP）技術應運而生（見圖4），扇出晶圓級封裝將晶片嵌入環(huán)氧樹脂等材料中，形成重組晶圓，然后利用前道隔離和平坦化工藝將互聯(lián)扇出到芯片周圍區(qū)域，加入焊球，有效增大了芯片可焊球面積。隨著蘋果在iPhone 7上的A10處理器和天線開關模組使用扇出晶圓級封裝技術代替?zhèn)鹘y(tǒng)PCB，已發(fā)展多年的扇出封裝技術未來將被更多芯片業(yè)者采納。

圖4 Fan-in和Fan-out封裝

3 結束語

集成電路已經(jīng)按摩爾定律的預測向前不斷發(fā)展了超過半個世紀，新材料、新工藝和新結構的不斷應用，仍然推動集成電路的集成度不斷提高，特征尺寸進一步降低。隨著集成度的進一步提高，由于互聯(lián)、器件特性等方面的影響，當前集成電路速度與功耗的矛盾凸顯，功耗越來越成為集成電路發(fā)展的瓶頸因素，成為集成電路制造工藝中無法回避的熱點問題。

另一方面，除了進一步推動集成電路集成度不斷提高、特征尺寸不斷降低之外，超越摩爾定律的概念逐漸在業(yè)界產(chǎn)生重要影響。與追求晶體管密度不斷提升的摩爾定律不同，超越摩爾定律旨在基于成熟的集成電路工藝，將IC與分立器件（如傳感器、MEMS等）集成在一起，形成具有某種特定功能的集成微系統(tǒng)。3D集成，晶圓級封裝等技術是超越摩爾定律的重要路徑之一。集成微系統(tǒng)的發(fā)展將進一步提升各類電子設備的性能，并為多學科技術的融合應用奠定基礎。

[1] 李艷秋.光刻機的演變和發(fā)展趨勢[J].微細加工技術，2003，(2)：1-5.

[2] 何鑒，高子奇，李冰，等.193 nm浸沒式光刻材料的研究進展[J].半導體技術，2008，33(9)：743-747.

[3] 馮伯儒，張錦，侯德勝，等.相移掩模和光學鄰近效應校正光刻技術[J].光電工程，2001，28(1)：1-5.

[4] 王鵬飛，丁士進，張衛(wèi)，等.低k介質對CMOS芯片動態(tài)功耗的影響[J].自然科學進展，2001，11(3)：317-321.

[5] SE.Thompson，RS.Chau，T.Ghani，et.al.In search of“forever”，continued transistor scaling one new material at a time[J].IEEE Transactions on Semiconductor Manufacturing，2005，18(1)：26-36.

[6] N.Singh，A.Agarwal，L.Bera，et.al.High-performance fully depleted silicon nanowire(diameter≤5 nm)gateall-around CMOS devices[J].IEEE Electron Device Letter，2006，27(5)：383-386.

[7] SB.Desai，SR.Madhvapathy，AB.Sachid，et.al.MoS2transistors with 1-nanometer gate lengths[J].Science. 2016，354(6308)：99.

Current Situation and Development Tendency for the Integrated Circuits(ICs)Manufacture Technologies

ZHOU Zhe1，F(xiàn)U Binglei1，WANG Dong1，2，YAN Xiuwen1，GAO Deping1，WANG Zhiyue1

(1.The CETC Electronic Equipment Group Co.，Ltd.，Beijing 100070，China 2.The Research Institute of CETC，Changsha 410111，China)

The bottleneck and current research situation of IC manufacture technologies were summarized.This paper also gives a prediction of the future IC technology development

ICs；Moore law；Feature size；Manufacturing process

TN405

A

1004-4507(2017)03-0034-06

周哲(1980-)，男(漢族)，遼寧省大石橋市人，畢業(yè)于遼寧大學信息科學與技術學院，學士學位，工程師，現(xiàn)主要從事集成電路工藝設備等科研項目管理工作。

2017-05-08