一種降抖動的位同步環(huán)路設(shè)計與實(shí)現(xiàn)

張 盼，鐘 升，張 琦，楊 恒

（1.西安微電子技術(shù)研究所 陜西 西安710054；2.西安通信學(xué)院 陜西 西安 710106）

一種降抖動的位同步環(huán)路設(shè)計與實(shí)現(xiàn)

張 盼1，鐘 升1，張 琦1，楊 恒2

（1.西安微電子技術(shù)研究所 陜西 西安710054；2.西安通信學(xué)院 陜西 西安 710106）

針對通信系統(tǒng)中位定時環(huán)路自噪聲過大的問題，改進(jìn)了傳統(tǒng)Gardner位同步環(huán)路，采用改進(jìn)型Gardner算法與PSO算法優(yōu)化的預(yù)濾波器相結(jié)合的方式，從定時誤差檢測和波形預(yù)處理兩方面有效抑制了環(huán)路的定時誤差抖動，提升了環(huán)路收斂速度。通過算法仿真，驗(yàn)證了該改進(jìn)環(huán)路的正確性和有效性；通過FPGA驗(yàn)證，表明了該環(huán)路的可實(shí)現(xiàn)性和良好的工程應(yīng)用價值。

位同步環(huán)路；改進(jìn)型Gardner算法；PSO算法；定時誤差抖動；FPGA

在數(shù)字通信系統(tǒng)中，為了實(shí)現(xiàn)正確的數(shù)據(jù)通信任務(wù)，需要實(shí)現(xiàn)多種同步功能。位同步是同步系統(tǒng)的關(guān)鍵，其質(zhì)量的好壞直接影響整個通信系統(tǒng)的性能。因此，關(guān)于位同步的研究和算法層出不窮，其中Gardner算法[1]具有不受載波相偏影響、實(shí)現(xiàn)簡單等優(yōu)點(diǎn)，在數(shù)字同步通信系統(tǒng)中被廣泛應(yīng)用。然而傳統(tǒng)Gardner算法的定時誤差檢測在環(huán)路收斂后仍存在較大的自噪聲，造成定時誤差抖動較大[2]，繼Gardner后的國內(nèi)外學(xué)者提出了很多改進(jìn)方法，主要分為兩大類，算法改進(jìn)類[3]和波形預(yù)處理類[4]。文中采用粒子群算法[5]和誤差檢測算法相結(jié)合的改進(jìn)方案，有效抑制了傳統(tǒng)環(huán)路自噪聲較大的缺陷，明顯減小了定時誤差抖動，大大改善了位同步系統(tǒng)的性能。

1 傳統(tǒng)位同步環(huán)路

傳統(tǒng)位同步環(huán)路采用數(shù)字鎖相環(huán)[6]結(jié)構(gòu)，包括內(nèi)插濾波器、定時誤差檢測、環(huán)路濾波器和數(shù)控振蕩器4個部分，其結(jié)構(gòu)框圖如圖1所示。

圖1 傳統(tǒng)Gardner位同步環(huán)路結(jié)構(gòu)框圖

如圖1所示，定時誤差檢測器估算出第m點(diǎn)信號經(jīng)過插值濾波器輸出的信號Y（mTi）的誤差E（m），然后送入環(huán)路濾波器，去除干擾后，提取出平穩(wěn)分量W（m），接著送入到NCO控制單元，產(chǎn)生內(nèi)插基Km點(diǎn)和小數(shù)間隔Um，最后插值濾波器根據(jù)兩個控制量進(jìn)行插值運(yùn)算調(diào)整m+1點(diǎn)的定時相位及頻率的偏差，不斷進(jìn)行反饋調(diào)節(jié)，最終達(dá)到穩(wěn)定。各模塊設(shè)計詳見文獻(xiàn)[7-9]。

傳統(tǒng)Gardner算法的定時誤差檢測為：

y（m）表示第 m 個碼元值，y（m-1/2）表示位于第m個碼元和第（m-1）個碼元的中間時刻的樣點(diǎn)值。該方法中定時誤差檢測是通過前后兩個碼元的樣點(diǎn)極性差值來調(diào)整定時的方向，兩個碼元中間時刻的樣點(diǎn)的值的大小來體現(xiàn)調(diào)整誤差的大小。

傳統(tǒng)Gardner位同步環(huán)路的定時誤差時鐘是固定的且是獨(dú)立于碼元周期的，由于其不需要反饋控制采樣時鐘，適合于高碼率及多種調(diào)制方式的位同步。但是由于環(huán)路收斂后定時誤差檢測器仍存在較大的自噪聲，將引起定時誤差抖動，影響環(huán)路的穩(wěn)定性，本文針對該問題，提出了改進(jìn)方案，以減小定時誤差抖動，提高環(huán)路的穩(wěn)定性。

2 位同步環(huán)路的改進(jìn)方案

為了進(jìn)一步降低定時誤差對系統(tǒng)性能的影響，本文對傳統(tǒng)環(huán)路進(jìn)行了改進(jìn)，其改進(jìn)型環(huán)路結(jié)構(gòu)如圖2所示。

圖2 改進(jìn)位同步環(huán)路結(jié)構(gòu)

如圖2所示，文中采用改進(jìn)型Gardner定時誤差檢測算法和優(yōu)化預(yù)濾波相結(jié)合的位同步環(huán)路，從兩方面更加有效的抑制環(huán)路噪聲，提升環(huán)路的同步性能。

信號受到信道影響后，若存在相鄰符號跳變，即使采樣正確，其誤差檢測的輸出也不為0，如文獻(xiàn)[10]中所示，改進(jìn)型Gardner定時誤差檢測輸出可表示為：

應(yīng)用改進(jìn)型算法雖然在一定程度上降低了環(huán)路自噪聲對信號的影響，但是由于只依靠環(huán)路濾波器濾除噪聲能力有限，效果并不是很明顯，很多學(xué)者提出了對信號進(jìn)行波形預(yù)處理，即在定時誤差檢測前先對信號進(jìn)行預(yù)濾波，以更有效地濾除環(huán)路自噪聲，提升環(huán)路性能。傳統(tǒng)FIR濾波器設(shè)計通常采用窗函數(shù)法和頻率采樣法，前者計算簡單但不能較好折衷過渡帶與幅頻響應(yīng)誤差間的矛盾，后者從頻域處理原理簡單，但不易精確確定其阻帶和通帶的邊界頻率且使用傳統(tǒng)查表法，不能保證數(shù)據(jù)最優(yōu)[11]。為了更好地改善濾波器性能，文中采用計算量小，易于實(shí)現(xiàn)的粒子群優(yōu)化算法設(shè)計濾波器，該算法通過搜尋使適應(yīng)度函數(shù)最小的情況來得到最優(yōu)濾波器，以更好的濾除絕大部分的帶外噪聲。

由文獻(xiàn)[12]可知，定時誤差檢測器輸出在頻帶-（1-α）π≤w≤（1-α）π 不存在定時誤差信息，該部分為帶外噪聲，為了減少定時誤差抖動方差，可在誤差檢測前加入高通濾波器，濾除不攜帶定時誤差信息的噪聲部分，減小定時誤差抖動。則該濾波器理想的幅頻響應(yīng)為：

設(shè)N階FIR濾波器的頻率響應(yīng)為：

粒子群優(yōu)化算法通過適應(yīng)度來確定當(dāng)前粒子位置的優(yōu)劣性，搜尋全局最優(yōu)解[13]，若設(shè)FIR濾波器的理想頻率響應(yīng)為 Hd（ejw），則所設(shè)計的濾波器為 Hd（ejw）與理想濾波器的誤差平方和為適應(yīng)度函數(shù)F，則

由上式可知 F 函數(shù)是以濾波器系數(shù) h（0），h（1），…h(huán)（N-1）為N個未知量的函數(shù)，實(shí)際濾波器的設(shè)計即是選取最優(yōu)的濾波器系數(shù)值使目標(biāo)函數(shù)F最小。

對于應(yīng)用PSO算法求解hi，我們以hi表示當(dāng)前粒子的位置，以vi表示對應(yīng)的速度，來進(jìn)行編碼，按照下式來更新速度與位置：

其中k代表迭代次數(shù)，w表示慣性權(quán)重，pbest表示個體最優(yōu)，gbest表示全體最優(yōu)解，c1，c2為加速常數(shù)，它們使粒子向pbest和gbest位置運(yùn)動，Rand（）表示（-1，1）的隨機(jī)數(shù)，vi受 vmax限制。 算法流程如圖3所示，最終輸出的gbest即為FIR濾波器系數(shù)的最優(yōu)解[14]。

圖3 PSO算法流程圖

文中采用PSO算法進(jìn)行FIR數(shù)字濾波器優(yōu)化設(shè)計，參數(shù)設(shè)置如下：群體大小為100，參數(shù)維數(shù)為5，最大慣性權(quán)重為0.9，最小權(quán)重為0.4，最大速度為1，最大迭代次數(shù)為 1000，c1=c2=1.494 45。通過Matlab仿真搜尋得到優(yōu)化的濾波器系數(shù)。

3 算法驗(yàn)證與性能評析

利用Matlab 2012a軟件對改進(jìn)型Gardner定時誤差檢測算法進(jìn)行仿真，系統(tǒng)參數(shù)如下：高斯白噪聲信道下，符號速率為2 MHz，收發(fā)端滾降系數(shù)為0.35，載波頻偏為3 kHz。圖4為傳統(tǒng)位同步環(huán)路和改進(jìn)位同步環(huán)路在不同信噪比下的定時誤差方差抖動方差曲線圖。圖5環(huán)路改進(jìn)前后定時誤差輸出曲線和NCO輸出小數(shù)間隔uk收斂曲線對比圖如圖4所示。

圖4 定時誤差抖動方差曲線

圖4橫軸表示信噪比，縱軸表示環(huán)路定時誤差的方差，由圖可以看出傳統(tǒng)環(huán)路隨著信噪比的減小，定時誤差抖動增加的最快，而窗函數(shù)預(yù)濾波、優(yōu)化預(yù)濾波與改進(jìn)TED相結(jié)合的環(huán)路相對來說受信噪比影響較小，并且優(yōu)化預(yù)濾波環(huán)路定時誤差方差相對于窗函數(shù)預(yù)濾波的環(huán)路定時誤差方差減小約90%。即說明在較低信噪比的情況下，優(yōu)化預(yù)濾波和改進(jìn)TED結(jié)合的方案仍然可以有效完成位同步功能。

圖5 改進(jìn)前后位同步環(huán)路仿真結(jié)果圖

圖5中橫坐標(biāo)表示輸入信號點(diǎn)個數(shù)，左圖縱坐標(biāo)表示環(huán)路輸出的定時誤差幅度，右圖縱坐標(biāo)表示環(huán)路輸出小數(shù)間隔。由上圖可知，傳統(tǒng)環(huán)路和改進(jìn)環(huán)路的定時誤差輸出值分別在 [-0.2，02]，[-0.04，0.04]范圍內(nèi)，傳統(tǒng)位定時環(huán)路在277點(diǎn)左右收斂，而改進(jìn)后環(huán)路在162點(diǎn)左右收斂且抖動更小。

綜上所述，相較于傳統(tǒng)Gardner位同步環(huán)路，改進(jìn)環(huán)路定時誤差抖動幅度約減小為原來的1/5，環(huán)路達(dá)到收斂所需點(diǎn)數(shù)更少且抖動較小，提升了整個系統(tǒng)的穩(wěn)定性和準(zhǔn)確性，利于后續(xù)的恢復(fù)與判決。

4 FPGA驗(yàn)證

基于Xilinx的Virtex5系列芯片在其配套的ISE開發(fā)環(huán)境上用VHDL語言[15]進(jìn)行設(shè)計實(shí)現(xiàn)。改進(jìn)位同步環(huán)路的FPGA邏輯結(jié)構(gòu)如圖6所示，各模塊聯(lián)系如下：NCO控制器產(chǎn)生內(nèi)插基點(diǎn)間隔，進(jìn)入插值濾波器模塊對輸入信號進(jìn)行插值，計算出正確的內(nèi)插點(diǎn)，其結(jié)果進(jìn)入優(yōu)化預(yù)濾波模塊進(jìn)行消減噪聲后進(jìn)入定時誤差檢測模塊TED，估計出相應(yīng)的定時誤差經(jīng)環(huán)路濾波器LF平滑濾波后去控制振蕩器輸出，系統(tǒng)如此循環(huán)并不斷的進(jìn)行反饋調(diào)節(jié)。

經(jīng)綜合實(shí)現(xiàn)后，應(yīng)用Modelsim軟件對上述方案進(jìn)行功能仿真，其仿真結(jié)果如圖7所示。

圖7中從上到下依次為傳統(tǒng)環(huán)路收斂曲線、定時誤差輸出曲線，改進(jìn)環(huán)路環(huán)路收斂曲線、定時誤差輸出曲線，由圖可知傳統(tǒng)環(huán)路在76.6 μs處于收斂狀態(tài)，其定時誤差輸出幅度在[-220，220]范圍內(nèi)，改進(jìn)環(huán)路在49.6 μs進(jìn)入收斂狀態(tài)，其定時誤差輸出幅度在[-40，40]范圍內(nèi)。改進(jìn)環(huán)路相較于傳統(tǒng)環(huán)路定時誤差幅度減小為原累的1/5且收斂速度有所提升，與MATLAB仿真結(jié)果一致，表明了該環(huán)路算法的有效性。綜上所述，改進(jìn)位同步環(huán)路顯著減小了定時誤差幅度，提升了環(huán)路收斂速度。

圖6 改進(jìn)位同步環(huán)的FPGA邏輯框圖

圖7 不同位同步環(huán)路調(diào)整誤差和定時誤差曲線

文中采用 Virtex5，MAX2830，AD9861等芯片構(gòu)成收發(fā)板，對上述系統(tǒng)進(jìn)行仿真驗(yàn)證，經(jīng)綜合實(shí)現(xiàn)生成bit文件后下載到FPGA芯片，經(jīng)chipscope軟件抓取個接口數(shù)據(jù)，結(jié)果如圖8~10所示。

圖8 NCO控制輸出小數(shù)間隔曲線

由圖8可以看出NCO控制輸出的小數(shù)間隔收斂較好，抖動較小。由圖10可以看出，經(jīng)改進(jìn)位同步環(huán)路抽取后信號星座圖為一較窄的圓環(huán)，星座圖較聚攏，說明該環(huán)路有效進(jìn)行了位定時抽取，且實(shí)現(xiàn)結(jié)構(gòu)簡單，可靠性高，具有良好的工程應(yīng)用價值。

圖9 抽取前信號星座圖

圖10 抽取后信號星座圖

5 結(jié)束語

文中提出的改進(jìn)位同步環(huán)路，在應(yīng)用改進(jìn)型Gardner算法基礎(chǔ)上，采用PSO算法對預(yù)濾波器進(jìn)行優(yōu)化設(shè)計，有效降低了定時誤差抖動，能快速進(jìn)行位定時抽取。通過Matlab仿真驗(yàn)證，相較于傳統(tǒng)環(huán)路定時誤差幅度降為原來的1/5，且達(dá)到同步狀態(tài)所需點(diǎn)數(shù)也減小了約110個點(diǎn)，表明該位同步環(huán)路具有較好的收斂性、穩(wěn)定性和準(zhǔn)確性；通過FPGA驗(yàn)證，該環(huán)路入鎖時間短，且實(shí)現(xiàn)結(jié)構(gòu)簡單，通用性好，具有良好的工程應(yīng)用價值。

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Design and implementation of a symbol synchronization loop to reduce timing jitter

ZHANG Pan1， ZHONG Sheng1， ZHANG Qi1， YANG Heng2
（1.Xi’an Microelectronics Technology Institute， Xi’an 710054， China；2.Xi'an Communication Insititutes， Xi’an 710106， China）

To reduce the self-noise of the symbol timing synchronization loop in a communication system，an improvement of the symbol synchronization loop based on the traditional Gardner algorithm is proposed，using modified Gardner algorithm and optimized prefilter by PSO algorithm to effectively suppress the timing jitter and quicken the convergence rate.The correctness and effectiveness of the improved algorithm is verified by the simulation，and the verification on FPGA indicates that it has a great value in engineering application.

symbol synchronization loop；modified Gardner algorithm；PSO algorithm；timingjitter；FPGA

TN919.3

A

1674－6236（2017）12-0138-05

2016-03-28稿件編號：201603367

張 盼（1990—），女，陜西咸陽人，碩士研究生。研究方向：無線通信。