適于低延遲通信數(shù)據(jù)鏈抗干擾傳輸架構(gòu)

李其虎，葉海軍

(中國電子科學(xué)研究院,北京 100041)

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工程與應(yīng)用

適于低延遲通信數(shù)據(jù)鏈抗干擾傳輸架構(gòu)

李其虎，葉海軍

(中國電子科學(xué)研究院,北京 100041)

為滿足通信數(shù)據(jù)鏈對(duì)抗信道誤碼干擾能力以及低延遲傳輸特性的需求，設(shè)計(jì)并實(shí)現(xiàn)了一種滿足高速信號(hào)實(shí)時(shí)處理要求的低延遲通信數(shù)據(jù)鏈數(shù)據(jù)抗干擾傳輸架構(gòu)。通過深入分析算法數(shù)學(xué)原理，采用全并行流水架構(gòu)設(shè)計(jì)，利用深度流水線切割結(jié)構(gòu)中較長(zhǎng)組合邏輯路徑，在適當(dāng)增加少量存儲(chǔ)器資源開銷基礎(chǔ)上，大幅度提高了系統(tǒng)工作頻率。實(shí)驗(yàn)結(jié)果表明本文所設(shè)計(jì)的架構(gòu)硬件資源消耗少，延遲低，速度快，最高可以實(shí)現(xiàn)超過400MPSP處理樣本的數(shù)據(jù)吞吐量，系統(tǒng)實(shí)際運(yùn)算值與理論值完全一致，具有高可靠性。

通信數(shù)據(jù)鏈；低延遲；架構(gòu)設(shè)計(jì)；并行化；FPGA

0 引 言

隨著現(xiàn)代航空航天科學(xué)技術(shù)的飛速發(fā)展，當(dāng)今空(天)基信息系統(tǒng)的物理環(huán)境變得越來越復(fù)雜，空間電磁環(huán)境變得越來越惡劣，從而使得軍事戰(zhàn)術(shù)通信系統(tǒng)面臨日益復(fù)雜的戰(zhàn)場(chǎng)通信電磁環(huán)境挑戰(zhàn)。特別是在對(duì)無人飛行器進(jìn)行“人在回路”的精確控制時(shí)，傳統(tǒng)連接空地/空空數(shù)據(jù)鏈通信系統(tǒng)，基于直擴(kuò)、跳頻、多載波調(diào)制等技術(shù)[1-3]，使得通信數(shù)據(jù)鏈雖具備一定的低截獲與抗干擾能力，但難以很好地滿足當(dāng)前軍事戰(zhàn)術(shù)通信系統(tǒng)對(duì)數(shù)據(jù)鏈低延時(shí)、抗干擾能力的需求。為提高通信數(shù)據(jù)鏈系統(tǒng)中數(shù)據(jù)可靠性傳輸?shù)哪芰?，國?nèi)外諸多學(xué)者與工程技術(shù)人員在此方面做了大量理論研究與工程實(shí)現(xiàn)。文獻(xiàn)[4]中提到的空-時(shí)編碼無沖突跳頻技術(shù)(STC-CFFH)較好地解決了傳統(tǒng)跳頻編碼抗干擾能力差，同時(shí)有效的提高了頻帶利用率。文獻(xiàn)[5]在信源級(jí)利用數(shù)字噴泉碼作為前向糾錯(cuò)編碼應(yīng)用于跳頻通信系統(tǒng)中，以提高了其抗干擾能力。此外，許多工程技術(shù)人員基于ARQ機(jī)制以及不等差錯(cuò)保護(hù)等技術(shù)提高了數(shù)據(jù)傳輸?shù)目煽啃訹6-8]。但上述理論及其工程實(shí)現(xiàn)，都沒有很好地兼顧通信系統(tǒng)對(duì)的低延遲特性的需求，難以滿足對(duì)飛行器的“人在回路”控制需求。此外，相關(guān)文獻(xiàn)中還提出采用自適應(yīng)天線波束形成技術(shù)通過改變陣列天線方向圖[9-10]，在干擾方向上形成零陷或較低的天線增益，從而實(shí)現(xiàn)抑制干擾與信號(hào)加強(qiáng)目的。但該技術(shù)使用環(huán)境受限，成熟度不夠,還有較多關(guān)鍵技術(shù)有待解決。

本文通過深入分析算法中數(shù)據(jù)流在每個(gè)環(huán)節(jié)中的狀態(tài)，基于靜態(tài)時(shí)序分析方法，在FPGA中采用深度切割原算法中較長(zhǎng)路徑，在適當(dāng)增加少量存儲(chǔ)資源的基礎(chǔ)上，有效減少寄存器到寄存器端的路徑延遲。系統(tǒng)采用全并行流水化設(shè)計(jì)，大幅度提高了整個(gè)算法的硬件工作頻率。通過在FPGA中實(shí)現(xiàn)的架構(gòu)設(shè)計(jì)實(shí)驗(yàn)結(jié)果表明，本文所設(shè)計(jì)的架構(gòu)性能可靠、資源占有率低、數(shù)據(jù)延遲不超過一幀組幀數(shù)據(jù)量，很好地滿足了工程應(yīng)用中基于該架構(gòu)的高速信號(hào)處理技術(shù)需求。文章后續(xù)章節(jié)安排如下：第一節(jié)介紹本文架構(gòu)設(shè)計(jì)算法理論依據(jù)；第二節(jié)為硬件實(shí)現(xiàn)中的流水線優(yōu)化與架構(gòu)設(shè)計(jì)；第三節(jié)為硬件仿真實(shí)現(xiàn)；第四節(jié)為全文結(jié)語。

1 架構(gòu)設(shè)計(jì)理論基礎(chǔ)

文中系統(tǒng)硬件架構(gòu)所依據(jù)算法理論基礎(chǔ)涉及到三種數(shù)學(xué)編碼理論方式，分別為差錯(cuò)控制編碼，比特糾錯(cuò)編碼以及范德蒙糾刪編碼[11]。圖1為本文架構(gòu)設(shè)計(jì)算法的流程框圖。為便于硬件的無反饋實(shí)現(xiàn)，三種編碼理論都采用了適用硬件實(shí)現(xiàn)的快速算法進(jìn)行優(yōu)化設(shè)計(jì)。

圖1 算法流程框圖

系統(tǒng)設(shè)計(jì)選擇的差錯(cuò)控制編碼為八比特循環(huán)冗余校驗(yàn)編碼，以檢驗(yàn)每幀數(shù)據(jù)是否出錯(cuò)，校驗(yàn)結(jié)果值置于每幀數(shù)據(jù)尾部。八比特循環(huán)冗余校驗(yàn)編碼生成多項(xiàng)式為Gcrc8=x8+x7+x4+x3+x+1。計(jì)算時(shí)對(duì)每個(gè)二進(jìn)制數(shù)左移八位，再除以八位循環(huán)冗余校驗(yàn)生成多項(xiàng)式。由于對(duì)一個(gè)二進(jìn)制數(shù)按字節(jié)表可表示為：

(1)

對(duì)(1)整體左移八位再除以生成多項(xiàng)式，則可表示為：

(2)

上式余數(shù)即為所求的循環(huán)冗余校驗(yàn)值，為了快速計(jì)算出循環(huán)冗余校驗(yàn)值，設(shè)：

(3)

(4)

其中Qn、Qn-1為整數(shù)，rn、rn-1為8比特二進(jìn)制余數(shù)。將(4)帶入(2)并聯(lián)立(3)，經(jīng)化簡(jiǎn)與迭代計(jì)算后整理可得：

(5)

r0即為所求最終八比特循環(huán)冗余校驗(yàn)碼。為了避免由于循環(huán)冗余校驗(yàn)碼出錯(cuò)而使得編碼增益下降，當(dāng)八位循環(huán)冗余校驗(yàn)碼結(jié)束后，在其后加入了(12,4)循環(huán)冗余編碼的一比特糾錯(cuò)碼。出錯(cuò)模式多項(xiàng)式G(x)=10011，校驗(yàn)位高4位進(jìn)行補(bǔ)0處理?；诜兜旅删仃嚨募m刪編碼作為本文架構(gòu)設(shè)計(jì)的重要組成部分，其數(shù)學(xué)原理可簡(jiǎn)要描述如下。設(shè)數(shù)據(jù)矩陣為Dk×m，k為幀數(shù)，m為每幀數(shù)據(jù)所包含的字節(jié)數(shù)。對(duì)Dk×m進(jìn)行范德蒙糾刪編碼后數(shù)據(jù)值可表示為矩陣En×m，則有：

(6)

(7)

(8)

ai,1為范德蒙變換矩陣經(jīng)過初等變換后數(shù)據(jù)值。由于范德蒙糾刪編碼是在GF(28)伽羅華域上的運(yùn)算。因此為減少硬件運(yùn)算計(jì)算量，在硬件實(shí)現(xiàn)時(shí)，通過事先設(shè)計(jì)好兩個(gè)編碼表，將αi向量對(duì)應(yīng)的十進(jìn)制數(shù)，以及十進(jìn)制數(shù)所對(duì)應(yīng)的冪指數(shù)次數(shù)存儲(chǔ)起來，在編譯碼時(shí)只需要查詢這兩個(gè)編碼表即可，從而實(shí)現(xiàn)了大幅度減少編譯碼中的數(shù)據(jù)計(jì)算量。

2 系統(tǒng)架構(gòu)設(shè)計(jì)與工作原理

2.1 系統(tǒng)架構(gòu)設(shè)計(jì)策略

本文系統(tǒng)架構(gòu)基于自頂向下設(shè)計(jì)原則，采用模塊化設(shè)計(jì)思路，每個(gè)模塊充分借鑒流水化設(shè)計(jì)與并行處理技術(shù)，從而使得系統(tǒng)的數(shù)據(jù)吞吐率得以提高，減少處理延遲。

圖2為本文系統(tǒng)硬件架構(gòu)頂層設(shè)計(jì)示意圖。系統(tǒng)架構(gòu)主要由四分部模塊構(gòu)成，分別為初始化模塊、糾刪模塊、校驗(yàn)?zāi)K和數(shù)據(jù)組幀傳輸模塊。

圖2 系統(tǒng)頂層架構(gòu)設(shè)計(jì)示意圖

2.2 系統(tǒng)工作原理

數(shù)據(jù)data從前端輸入該系統(tǒng)時(shí)首先進(jìn)入初始化模塊。系統(tǒng)初始化模塊設(shè)計(jì)主要目的有兩點(diǎn)，一是割斷輸入數(shù)據(jù)對(duì)輸出數(shù)據(jù)的影響；二是保證有足夠一幀數(shù)據(jù)輸入至后端模塊。由于前端輸入原始數(shù)據(jù)不能保證時(shí)刻都有數(shù)據(jù)流產(chǎn)生，而傳輸鏈路上必須時(shí)刻都必須有數(shù)據(jù)(即使傳輸?shù)氖强諑獰o效數(shù)據(jù))被傳輸以保持鏈路通常，因此當(dāng)有效數(shù)據(jù)被送進(jìn)初始化模塊中時(shí)，系統(tǒng)首先會(huì)判斷輸入的有效數(shù)據(jù)是否達(dá)一幀數(shù)據(jù)量長(zhǎng)度。當(dāng)初始化模塊中的長(zhǎng)度達(dá)到一幀長(zhǎng)度時(shí)，則該模塊讀使能信號(hào)rd_en啟動(dòng)，輸出信號(hào)dout就會(huì)有數(shù)據(jù)產(chǎn)生。產(chǎn)生的數(shù)據(jù)被一分為二，并分別進(jìn)入糾刪模塊和數(shù)據(jù)選擇器。數(shù)據(jù)進(jìn)入糾刪模塊是為了產(chǎn)生糾刪數(shù)據(jù)幀，以便在接收端對(duì)錯(cuò)誤數(shù)據(jù)進(jìn)行恢復(fù)。以(20,17)糾刪編碼為例，必須經(jīng)過17幀有效數(shù)據(jù)后，才會(huì)產(chǎn)生三行糾刪幀。由于每幀糾刪數(shù)據(jù)產(chǎn)生時(shí)是相互獨(dú)立，互不干擾，且計(jì)算方式完全一致，因此硬件設(shè)計(jì)時(shí)，僅需對(duì)同一計(jì)算模塊例化三次即可在經(jīng)過17幀有效數(shù)據(jù)后，同時(shí)產(chǎn)生三幀糾刪數(shù)據(jù)(即圖2中的vdm_1，vdm_2，vdm_3)。由于三幀糾刪數(shù)據(jù)與原始數(shù)據(jù)dout都需要經(jīng)過校驗(yàn)?zāi)K，以確定在接收端判定該幀數(shù)據(jù)是否有錯(cuò)誤。因此原始碼流數(shù)據(jù)和糾刪幀都同時(shí)存在，故需在糾刪模塊和數(shù)據(jù)選擇器之間插入了一個(gè)數(shù)據(jù)緩存模塊。數(shù)據(jù)緩存模塊為緩存糾刪模塊輸出的糾刪幀數(shù)據(jù)值。一旦當(dāng)前壓縮碼流完成數(shù)據(jù)校驗(yàn)后，choose信號(hào)立即啟動(dòng)相繼選擇vdm_1，vdm_2，vdm_3，并分別進(jìn)入校驗(yàn)?zāi)K。

圖3 數(shù)據(jù)校驗(yàn)?zāi)K流程圖

圖3為數(shù)據(jù)校驗(yàn)?zāi)K數(shù)據(jù)流程圖。數(shù)據(jù)信號(hào)、有效信號(hào)以及時(shí)鐘信號(hào)會(huì)同時(shí)進(jìn)入數(shù)據(jù)校驗(yàn)?zāi)K最前端的異或端。異或端根據(jù)ROM存儲(chǔ)器中提供的數(shù)據(jù)和輸入數(shù)據(jù)進(jìn)行計(jì)算，數(shù)據(jù)輸出后進(jìn)行幀長(zhǎng)計(jì)數(shù)，從而判斷進(jìn)入數(shù)據(jù)校驗(yàn)?zāi)K的有效數(shù)據(jù)是否已經(jīng)達(dá)到一幀長(zhǎng)度。如果沒有達(dá)到，則繼續(xù)將得到的數(shù)據(jù)作為地址輸入到ROM存儲(chǔ)器輸入端。ROM存儲(chǔ)器中存儲(chǔ)的是0～255共256個(gè)八比特?cái)?shù)據(jù)的循環(huán)校驗(yàn)值。ROM存儲(chǔ)器根據(jù)輸入端輸入的地址值，會(huì)在下一個(gè)時(shí)鐘周期內(nèi)輸出該地址對(duì)應(yīng)的循環(huán)冗余編碼值。由于ROM存儲(chǔ)器輸出數(shù)據(jù)存在延時(shí)，為保證時(shí)序的對(duì)應(yīng)，本文所設(shè)計(jì)數(shù)據(jù)校驗(yàn)?zāi)K需要2個(gè)時(shí)鐘頻率。ROM存儲(chǔ)器的時(shí)鐘應(yīng)是編碼器輸入數(shù)據(jù)時(shí)鐘頻率的2倍。當(dāng)幀長(zhǎng)計(jì)數(shù)器達(dá)到250個(gè)字節(jié)時(shí)，八比特循環(huán)冗余碼將會(huì)被送入到比特糾錯(cuò)編碼器中，比特糾錯(cuò)編碼器的原理與循環(huán)冗余編碼器原理一致。

由于循環(huán)冗余校編碼器只有在達(dá)到某一定固定字節(jié)幀長(zhǎng)時(shí)，校驗(yàn)碼才會(huì)輸出，因此在沒有校驗(yàn)碼輸出時(shí)，數(shù)據(jù)將會(huì)被直接被輸出至該系統(tǒng)架構(gòu)的最后一個(gè)數(shù)據(jù)組織傳輸模塊。當(dāng)計(jì)算器達(dá)到一幀長(zhǎng)度時(shí)，數(shù)據(jù)校驗(yàn)?zāi)K會(huì)將循環(huán)校驗(yàn)碼和糾錯(cuò)編碼值加入到一幀數(shù)據(jù)末端再輸入至數(shù)據(jù)組幀傳輸模塊。

圖4 幀結(jié)構(gòu)示意圖

數(shù)據(jù)組幀傳輸模塊作用是對(duì)原始數(shù)據(jù)幀和糾刪幀進(jìn)行組幀。組幀目的是為了便于在接收端能夠正確解析出接收到數(shù)據(jù)的各種類型，以便于解碼糾錯(cuò)。系統(tǒng)架構(gòu)采用圖4所示的幀結(jié)構(gòu)示意圖對(duì)數(shù)據(jù)進(jìn)行分裝組幀。鏈路數(shù)據(jù)組幀采用幀—包數(shù)據(jù)構(gòu)成方式進(jìn)行，當(dāng)數(shù)據(jù)完成組幀后，所有組幀完成數(shù)據(jù)將會(huì)被進(jìn)一步送入到下一處理單元并與遙測(cè)信號(hào)一起完成進(jìn)一步的組幀。

鑒于該系統(tǒng)架構(gòu)牽涉到處理單元較多，系統(tǒng)設(shè)計(jì)較為復(fù)雜，為提高所設(shè)計(jì)系統(tǒng)架構(gòu)工作時(shí)鐘頻率，根據(jù)硬件時(shí)序電路系統(tǒng)設(shè)計(jì)規(guī)則可知，設(shè)計(jì)的時(shí)序系統(tǒng)的最高工作頻率取決于時(shí)序電路中關(guān)鍵路徑的長(zhǎng)度。時(shí)序電路的關(guān)鍵路徑長(zhǎng)度是指時(shí)序電路中存在多個(gè)寄存器到寄存器的路徑，其中最長(zhǎng)路徑延遲的路徑被稱之為關(guān)鍵路徑。因此在關(guān)鍵路徑中插入寄存器的流水線結(jié)構(gòu)可以有效切割關(guān)鍵路徑，從而可以提高整個(gè)時(shí)序電路的最高穩(wěn)定工作頻率。由于系統(tǒng)架構(gòu)采用模塊化設(shè)計(jì)，各個(gè)模塊之間都插入有一定量的數(shù)據(jù)存儲(chǔ)單元，分析可知影響整個(gè)系統(tǒng)最高工作頻率的是各個(gè)主要模塊中的關(guān)鍵路徑長(zhǎng)度。因此在對(duì)各個(gè)模塊設(shè)計(jì)時(shí)，都采用了靜態(tài)時(shí)序分析方法對(duì)每個(gè)模塊的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行分析，在較長(zhǎng)的關(guān)鍵路徑中，依據(jù)切分前向割集的原則，在分割線相交的路線上插入寄存器，從而提高單個(gè)模塊的系統(tǒng)工作頻率。在整個(gè)時(shí)序電路設(shè)計(jì)完成后，為使所設(shè)計(jì)的電路輸出結(jié)果符合理論計(jì)算值，在整個(gè)時(shí)序電路設(shè)計(jì)完成后，需要調(diào)整各個(gè)模塊的控制信號(hào)，以確保數(shù)據(jù)延遲與模塊控制信號(hào)完全對(duì)齊。架構(gòu)設(shè)計(jì)時(shí)為便于對(duì)所有模塊進(jìn)行統(tǒng)一控制，全系統(tǒng)架構(gòu)采用同步復(fù)位模式進(jìn)行處理。

3 設(shè)計(jì)仿真與結(jié)果分析

3.1 算法性能仿真

實(shí)驗(yàn)首先為驗(yàn)證本文架構(gòu)設(shè)計(jì)所依據(jù)的算法的抗信道誤碼干擾效果，將經(jīng)過H.264 highprofile級(jí)編碼后的視頻碼流送入鏈路誤碼為1x10-5信道，通過在終端解碼后視頻恢復(fù)效果比較加入本文抗誤碼算法效果。圖5為本文算法的抗信道誤碼干擾效果對(duì)比圖。圖5中左圖為沒有加入上述抗誤碼措施視頻恢復(fù)質(zhì)量，右圖為加入上述抗誤碼措施視頻恢復(fù)質(zhì)量。

圖5 抗信道誤碼效果對(duì)比

實(shí)驗(yàn)結(jié)果表明本文系統(tǒng)設(shè)計(jì)所采用的算法理論可有效改善鏈路通信質(zhì)量。統(tǒng)計(jì)結(jié)果顯示，該設(shè)計(jì)架構(gòu)所采用的理論算法，可以實(shí)現(xiàn)將鏈路誤碼從1×10-5降低到1×10-8，能夠很好的滿足通信鏈路對(duì)低誤碼率性能要求。

3.2 系統(tǒng)架構(gòu)設(shè)計(jì)驗(yàn)證與分析

為驗(yàn)證工程應(yīng)用時(shí)本文所設(shè)計(jì)的流水線并行化硬件架構(gòu)數(shù)據(jù)處理速度以及處理后數(shù)據(jù)的正確性。實(shí)驗(yàn)采用在Xilinx公司的XILINX-XC5VSX50T器件中，基于ISE10.3開發(fā)環(huán)境，利用硬件描述語言，采用上述系統(tǒng)組成架構(gòu)與流水線優(yōu)化設(shè)計(jì)準(zhǔn)則，完成了整個(gè)系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)。結(jié)構(gòu)采用模塊化設(shè)計(jì)，便于層次化設(shè)計(jì)，并可以通過配置實(shí)現(xiàn)任意幀長(zhǎng)和任意數(shù)據(jù)量的數(shù)據(jù)包結(jié)構(gòu)。系統(tǒng)硬件設(shè)計(jì)外圍接口如圖6所示。

表1 系統(tǒng)硬件資源消耗

圖6 架構(gòu)設(shè)計(jì)外圍接口

仿真實(shí)驗(yàn)通過在器件內(nèi)部設(shè)計(jì)了一個(gè)模擬數(shù)據(jù)發(fā)生器，用于模擬載荷數(shù)據(jù)產(chǎn)生。模擬輸入數(shù)據(jù)信號(hào)為data_in，clk_in1表示輸入信號(hào)data_in的輸入時(shí)鐘，clk_in2表示讀初始化模塊時(shí)鐘，fec_data_out表示為輸出數(shù)據(jù)信號(hào)，clk_in3表示系統(tǒng)內(nèi)部處理時(shí)鐘，clk_in4表示輸出信號(hào)fec_data_out讀時(shí)鐘，data_in_valid表示輸入信號(hào)data_in是否有效，sys_rst_pin表示系統(tǒng)復(fù)位信號(hào)。表1為本文系統(tǒng)架構(gòu)在XILINX- XC5VSX50T器件中的硬件資源消耗，從表中可以看出器件各個(gè)資源消耗比例最多不超過該器件資源的2%，且綜合后系統(tǒng)工作頻率最高可達(dá)401.558MHz。

圖7為數(shù)據(jù)輸入輸出時(shí)序仿真示意圖。傳輸數(shù)據(jù)無效時(shí)，狀態(tài)標(biāo)識(shí)位顯示aa，無效數(shù)據(jù)皆被賦于值80。數(shù)據(jù)有效時(shí)，狀態(tài)標(biāo)識(shí)為顯示55，從圖中可以看出，且?guī)?jì)數(shù)為和傳輸數(shù)據(jù)都與理論計(jì)算值完全一致。

圖7 時(shí)序仿真示意圖

實(shí)驗(yàn)結(jié)果表明本文所設(shè)計(jì)的硬件架構(gòu)系統(tǒng)實(shí)際運(yùn)行得到計(jì)算值與理論值完全一致，可靠性高，硬件資源消耗低，且數(shù)據(jù)從輸入到輸出不超過一幀數(shù)據(jù)時(shí)鐘周期的延時(shí)，因而很好地滿足了通信數(shù)據(jù)鏈對(duì)數(shù)據(jù)低延遲傳輸特性的需求。

4 結(jié) 語

針對(duì)通信數(shù)據(jù)鏈鏈路對(duì)抗信道誤碼能力的需求，同時(shí)為滿足數(shù)據(jù)鏈通信鏈路對(duì)通信數(shù)據(jù)鏈低延遲傳輸特性的要求，以范德蒙糾刪編碼聯(lián)合八比特循環(huán)冗余編碼與一比特糾錯(cuò)技術(shù)為基礎(chǔ)理論，設(shè)計(jì)了一種滿足低延遲高速信號(hào)實(shí)時(shí)處理需求的抗信道誤碼干擾硬件系統(tǒng)架構(gòu)，并基于硬件描述語言在可編程邏輯器件中加以實(shí)現(xiàn)。文章在介紹架構(gòu)設(shè)計(jì)前首先對(duì)范德蒙糾刪編碼、循環(huán)冗余編碼以及一比特糾錯(cuò)編碼的數(shù)學(xué)原理進(jìn)行了簡(jiǎn)要介紹，推導(dǎo)了如何在硬件中快速實(shí)現(xiàn)上述編碼算法，同時(shí)為使的通信接收端能夠正確解析接收到的數(shù)據(jù)，對(duì)被傳輸數(shù)據(jù)與編碼值進(jìn)行了特定格式的分裝打包。文中結(jié)合所設(shè)計(jì)的架構(gòu)，系統(tǒng)地闡述了所設(shè)計(jì)的硬件架構(gòu)工作原理，并對(duì)其進(jìn)行了系統(tǒng)驗(yàn)證與分析。所描述的系統(tǒng)硬件架構(gòu)遵循頂層規(guī)劃設(shè)計(jì)原則，采用模塊化、全流水并行化設(shè)計(jì)思路，具備延遲小、速度快、易集成，性能可靠，且系統(tǒng)架構(gòu)硬件資源消耗低等優(yōu)點(diǎn)。實(shí)際工程應(yīng)用表明本文所設(shè)計(jì)實(shí)現(xiàn)的抗信道誤碼干擾系統(tǒng)架構(gòu)，可以很好地滿足了當(dāng)前戰(zhàn)術(shù)通信系統(tǒng)對(duì)通信數(shù)據(jù)鏈低延時(shí)、抗干擾特性的需求。

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Architecture to Anti-jamming Transmission for Low Delay Data Links

LI Qi-hu, YE Hai-jun

(China Academy of Electronics and Information Technology，Beijing 100041，China)

In order to satisfy demand that the communication data link for the ability of the resist interference of channel error and character of low delay communication, a anti-jamming communication architecture has been designed and implemented that could satisfy requirement of high-speed real-time signal processing. Through deep analysis mathematical principles of algorithm, structure has been designed based on full parallel pipelining; and longer combinational logic path has been cutting by the depth line in the structure, and so the system working frequency has been improved greatly based on appropriate cost a small amount of storage resources. The experimental results show that the hardware resource consumption of the architecture is low, with the feature of the low delay, high speed, and more than 400MPSP processing sample of the data throughput has been achieved. The calculated actual results of system are the same with the results of theory completely, with the high reliability of the designed hardware structure.

communication data links; low delay; architecture design; parallelization; FPGA

10.3969/j.issn.1673-5692.2017.03.013

2017-02-27

2017-05-24

TN919.81

A

1673-5692(2017)03-289-06

李其虎(1983—)，男，安徽人，博士，高級(jí)工程師，主要研究方向?yàn)闄C(jī)載通信與偵察系統(tǒng)；

E-mail：gucas07@126.com

葉海軍(1979—)，男，安徽人，高級(jí)工程師，主要研究方向?yàn)榇笮涂栈畔⑾到y(tǒng)頂層設(shè)計(jì)。