基于VPX總線的SAR接口板卡設(shè)計(jì)

胡彥君++姜威++張會(huì)新++劉文怡

摘 要： 為了實(shí)現(xiàn)SAR實(shí)時(shí)成像的高清晰度與通信功能，采用VPX高速串行總線技術(shù)來(lái)實(shí)現(xiàn)高帶寬，通過(guò)SRIO，PCI?E總線來(lái)進(jìn)行板間互連，用千兆以太網(wǎng)實(shí)現(xiàn)與接口板卡之間的數(shù)據(jù)通信，并詳細(xì)介紹了以FPGA，DAC和VPX串行總線為核心的接口板卡設(shè)計(jì)方案，同時(shí)對(duì)其中的信號(hào)模塊、存儲(chǔ)模塊和千兆以太網(wǎng)模塊的設(shè)計(jì)進(jìn)行介紹。最后經(jīng)過(guò)調(diào)試，驗(yàn)證了板卡設(shè)計(jì)的可行性。

關(guān)鍵詞： SAR； VPX； 千兆以太網(wǎng)； 接口板卡； FPGA

中圖分類(lèi)號(hào)： TN911.73?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2017）12?0140?04

Abstract： To realize the high resolution of SAR real?time imaging and communication function， the VPX high?speed serial bus technology is used to realize high bandwidth， the SRIO and PCI?E bus are employed for interconnection of the broads， and the gigabit Ethernet is adopted to implement the data communication among the interface boards. The design scheme of the interface board taking FPGA， DAC and VPX serial bus as the core is described in detail. The design of signal module， memory module and gigabit Ethernet module is introduced. The feasibility of the board design was verified in a test.

Keywords： SAR； VPX； gigabit Ethernet； interface board； FPGA

0 引 言

SAR是一種高分辨雷達(dá)，通過(guò)“合成孔徑”和“脈沖壓縮”實(shí)現(xiàn)方位向和距離向這兩個(gè)方向的高分辨率成像，具有全天候的觀測(cè)能力。無(wú)論是在戰(zhàn)時(shí)實(shí)時(shí)監(jiān)控的軍事方面，還是實(shí)時(shí)的天氣預(yù)報(bào)，監(jiān)控等民用方面，都有廣泛的應(yīng)用[1]。

SAR實(shí)時(shí)成像處理功能的實(shí)現(xiàn)，要求數(shù)據(jù)處理器具有高的I/O吞吐能力，大的總線帶寬。傳統(tǒng)的實(shí)時(shí)成像系統(tǒng)所用的總線（如VME）。由于較小的總線帶寬，造成了傳輸數(shù)據(jù)的瓶頸，致使分辨率下降，影響圖像的質(zhì)量。為了解決此問(wèn)題，采用VPX總線標(biāo)準(zhǔn)進(jìn)行系統(tǒng)設(shè)計(jì)。該標(biāo)準(zhǔn)具有很高的數(shù)據(jù)帶寬，解決了數(shù)據(jù)傳輸瓶頸問(wèn)題，并且VPX采用RT2連接器，該連接器具有很好的穩(wěn)定性，適宜在航空，軍事等惡劣的環(huán)境下使用。本文設(shè)計(jì)FPGA與VPX總線結(jié)合的接口板卡來(lái)滿足設(shè)計(jì)的需求[2]。

1 SAR處理機(jī)系統(tǒng)方案

VPX技術(shù)采用高速串行總線代替并行總線，最高數(shù)據(jù)傳輸率可以達(dá)到10 Gb/s，通過(guò)RapidIO和Advanced Switching Interconnect現(xiàn)代工業(yè)串行交換結(jié)構(gòu)，實(shí)現(xiàn)更高的背板寬度，支持以太網(wǎng)，SRIO，PCI?E等最新的工業(yè)串行接口[3]。

本文設(shè)計(jì)7個(gè)插槽，插入7個(gè)滿足VPX標(biāo)準(zhǔn)的模塊，采用PCI?E作為互連總線，連接每個(gè)插槽與底板之間的數(shù)據(jù)信號(hào)，用SRIO總線來(lái)實(shí)現(xiàn)板與板之間的信號(hào)傳遞，以太網(wǎng)作為附加總線，與外部進(jìn)行聯(lián)網(wǎng)輸出控制。同時(shí)附加一個(gè)RapidIO交換機(jī)插槽，通過(guò)單星互連的VPX總線拓?fù)浣Y(jié)構(gòu)，將每塊板卡的SRIO信號(hào)進(jìn)行匯總，再通過(guò)交換機(jī)傳遞出去，不僅增加數(shù)據(jù)帶寬，同時(shí)方便后期的檢測(cè)。

SAR處理機(jī)是由一個(gè)定制機(jī)箱和多個(gè)模塊組成，VPX處理機(jī)箱采用3U標(biāo)準(zhǔn)高度機(jī)箱，由圖1可以看出處理機(jī)的內(nèi)部系統(tǒng)框圖，主要包括電源模塊、兩個(gè)信號(hào)處理模塊、存儲(chǔ)模塊、采集模塊、交換機(jī)模塊、接口模塊和底板。

SAR機(jī)箱底板作為功能模塊之間信息交換的平臺(tái)，通過(guò)VPX接口實(shí)現(xiàn)與模塊的連接。VPX的P0槽為其他的功能模塊提供電源，P1槽實(shí)現(xiàn)信息交換功能，SAR處理機(jī)的各功能模塊之間的信息交換就是在P1槽實(shí)現(xiàn)的。具體的底板功能示意圖如圖2所示。

SAR實(shí)時(shí)成像機(jī)箱底板設(shè)計(jì)7個(gè)槽位，其中包括了1個(gè)RapidIO交換槽位進(jìn)行走線，1個(gè)電源槽和5個(gè)功能槽。針對(duì)每個(gè)VPX插槽得P0，P1，P2這3個(gè)部分，進(jìn)行了功能劃分。P0作為功能連接器，主要用來(lái)連接時(shí)鐘、電源、總線和測(cè)試信號(hào)等，P1是負(fù)責(zé)數(shù)據(jù)傳輸連接器，連接高速串行接口，P2作為普通的控制連接器，主要是負(fù)責(zé)連接一些控制信號(hào)和時(shí)鐘。具體的底板互連信號(hào)方式如圖3所示。

2 硬件設(shè)計(jì)

接口板卡作為SAR成像處理機(jī)的核心部分，它需要對(duì)來(lái)自采集板、存儲(chǔ)板、處理板的信號(hào)進(jìn)行整合，再通過(guò)以太網(wǎng)傳輸?shù)酵獠吭O(shè)備上[4]。為了實(shí)現(xiàn)這些功能，要求接口板卡有很強(qiáng)的系統(tǒng)管理能力和很高的數(shù)據(jù)吞吐率。本文設(shè)計(jì)了一個(gè)由高性能的FPGA、VPX總線、千兆以太網(wǎng)接口、高速DAC和其他器件組成的接口板卡。

2.1 接口設(shè)計(jì)模塊

接口板卡需要具有串口通信接口和USB接口，以確保穩(wěn)定的數(shù)據(jù)傳輸；HDMI接口以保障清晰的顯示圖像，GPIO接口將產(chǎn)生16路標(biāo)準(zhǔn)的5 V的TTL電平；具有16位的帶寬和125 kHz的數(shù)據(jù)采樣率的模擬量采集接口；RapidIO和PCI?E高速接口來(lái)實(shí)現(xiàn)功能板卡之間的信號(hào)聯(lián)系；還需要時(shí)鐘接口和外部程序下載接口[5]。SAR成像接口板卡設(shè)計(jì)實(shí)現(xiàn)結(jié)構(gòu)圖如圖4所示[6]。

2.2 信號(hào)模塊

主控芯片選擇的是Xilinx的XC7Z045芯片，最大的頻率為800 MHz，支持外部DDR3，DDR2和NAND，NOR存儲(chǔ)器，外部設(shè)備可接UART，SPI和GPIO等接口。信號(hào)產(chǎn)生模塊采用AD9739芯片，工作最高時(shí)鐘頻率為2.5 GSPS，雙端口LVDS接口，每個(gè)端口都為14位，數(shù)據(jù)傳輸速率在1.6～2.5 GS/s之間。端口采用源同步和雙速率傳遞方式。

AD9739芯片通過(guò)IOUTP和IOUTN兩個(gè)引腳提供輸出，一對(duì)時(shí)鐘輸出引腳（DC?P和DC?N）和一對(duì)時(shí)鐘輸入引腳（DC?P1和DC?N1）來(lái)進(jìn)行同步數(shù)據(jù)的輸入[7]。AD9739通過(guò)SPI串口信號(hào)CS，SDIO，SDO和SCLK來(lái)進(jìn)行芯片配置。通過(guò)IOUTP和IOUTN這兩個(gè)引腳提供互補(bǔ)輸出，輸出的模擬差分信號(hào)通過(guò)變壓器和SMA接口來(lái)實(shí)現(xiàn)信號(hào)輸出。

2.3 時(shí)鐘模塊

時(shí)鐘源的相位噪聲和激勵(lì)都能夠直接耦合到輸出，影響輸出結(jié)果，所以時(shí)鐘源也是必須考慮的一個(gè)影響因素[8]。本文設(shè)計(jì)采用了ADCLK914芯片，它是高壓差分信號(hào)的芯片，工作頻率7.5 GHz，時(shí)鐘抖動(dòng)小于110 fs，可以滿足設(shè)計(jì)需求，具體的輸入原理圖如圖5所示。

2.4 存儲(chǔ)模塊

本文中，F(xiàn)PGA外部存儲(chǔ)選用的是DD3技術(shù)，工作電壓為1.5 V，工作頻率在800 MHz以上，相比于DD2，不僅容量變大，而且在同頻率下，能夠獲得更高的帶寬。本文使用MT41K256M16HA芯片，它有8個(gè)邏輯Bank，1 600 Mb/s的數(shù)據(jù)速率和16位數(shù)據(jù)位寬。為了滿足1 GB的外部?jī)?nèi)存需求，采用2片DDR3芯片進(jìn)行設(shè)計(jì)，與FPGA采用Fly?By方式連接[9]。連接原理圖如圖6所示。

2.5 千兆以太網(wǎng)接口模塊

千兆以太網(wǎng)是在以太網(wǎng)的基礎(chǔ)上發(fā)展起來(lái)的技術(shù)，它不僅保留了原來(lái)以太網(wǎng)技術(shù)規(guī)范，還擁有8 b/10 b的編碼技術(shù)。千兆以太網(wǎng)在結(jié)構(gòu)上主要包括媒體介入控制器（MAC）和物理層（PHY），而MAC與物理層芯片接口的實(shí)現(xiàn)是其關(guān)鍵部分，MAC層主要功能是實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)的封裝、檢測(cè)、管理，采用全雙工和半雙工工作模式。全雙工與之前沒(méi)有變化，在半雙工模式下，為了達(dá)到千兆的速度，采用幀突發(fā)和載波擴(kuò)展技術(shù)[10]。

本文為了完成接口板卡與外部控制界面的數(shù)據(jù)通信，實(shí)現(xiàn)數(shù)據(jù)的收發(fā)功能，選用了芯片88E1116R，該芯片是一款用于物理層的以太網(wǎng)收發(fā)器，支持多種類(lèi)型標(biāo)準(zhǔn)的以太網(wǎng)[11]。千兆以太網(wǎng)設(shè)計(jì)電路采用25 MHz晶振的時(shí)鐘，由芯片上4個(gè)config引腳來(lái)設(shè)置模式。具體原理圖如圖7所示。

2.6 高速PCB設(shè)計(jì)

本接口板卡上具有高速的數(shù)據(jù)線和信號(hào)線，所以在進(jìn)行疊層結(jié)構(gòu)安排的時(shí)候，要根據(jù)芯片引腳的數(shù)量，信號(hào)工作頻率、電源類(lèi)型等因素進(jìn)行安排，還要考慮布線情況，在密集的高頻電路布線區(qū)采用多層板來(lái)抑制信號(hào)干擾。一般來(lái)說(shuō)兩個(gè)信號(hào)層之間隔著一個(gè)電源層或者地層，能夠很好地將三者分離，抑制信號(hào)層之間發(fā)生耦合[12]。本設(shè)計(jì)采用3U的機(jī)箱，PCB設(shè)計(jì)為10層，其中包括5個(gè)信號(hào)層，2個(gè)電源層和3個(gè)地層，為了抑制傳輸線的串?dāng)_，單端端接電阻50 Ω，差分端接100 Ω。接口板卡的疊層結(jié)構(gòu)如圖8所示。

3 調(diào)試結(jié)果

3.1 DDR3調(diào)試

向DDR3內(nèi)存寫(xiě)入32位遞增數(shù)（1，2…），測(cè)試寫(xiě)數(shù)據(jù)的速度；接著再對(duì)寫(xiě)入32位隨機(jī)數(shù)進(jìn)行寫(xiě)操作并進(jìn)行測(cè)試，通過(guò)實(shí)驗(yàn)結(jié)果可以發(fā)現(xiàn)。DDR3的錯(cuò)誤率為0，滿足設(shè)計(jì)的要求。實(shí)驗(yàn)結(jié)果如表1所示。

3.2 千兆以太網(wǎng)調(diào)試

千兆以太網(wǎng)通過(guò)PING的方式進(jìn)行檢測(cè)，看其是否能夠?qū)崿F(xiàn)以太網(wǎng)的數(shù)據(jù)通信功能。在PING時(shí)接收到ICMP報(bào)文，通過(guò)對(duì)比發(fā)送和接收的報(bào)文來(lái)判斷以太網(wǎng)口的連通情況，進(jìn)而判斷通信好壞。由圖9可以看出，通過(guò)PING方式，數(shù)據(jù)發(fā)送與接收內(nèi)容沒(méi)有丟失，證明測(cè)試成功。

3.3 DAC調(diào)試

首先FPGA連接的RAM將波形數(shù)據(jù)存入，再通過(guò)FPGA將數(shù)據(jù)輸出到A/D芯片中，最后由A/D將產(chǎn)出的數(shù)據(jù)發(fā)送出去。示波器測(cè)試到輸出的數(shù)據(jù)為正弦波，而且沒(méi)有很大的毛刺和不規(guī)則波動(dòng)。通過(guò)波形可以看出，2片A/D芯片同步工作正常，基本滿足技術(shù)要求。

4 結(jié) 論

本文采用SRIO，PCI?E總線技術(shù)提供板間內(nèi)節(jié)點(diǎn)間的高速數(shù)據(jù)通道，通過(guò)高性能FPGA與D/A轉(zhuǎn)換芯片提供的高I/O吞吐能力，千兆以太網(wǎng)的聯(lián)網(wǎng)控制，實(shí)現(xiàn)了接口板卡與外界數(shù)據(jù)交換的功能，并且提高了圖像處理的速度。該方案不僅能夠?qū)崿F(xiàn)SAR實(shí)時(shí)成像的要求，還能夠廣泛地應(yīng)用在很多對(duì)數(shù)據(jù)要求高的信號(hào)處理系統(tǒng)中。

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