基于MCML的鑒相器設(shè)計

王光　楊健　梁蓓

【摘 要】論文設(shè)計了MCML反相器和帶復(fù)位端的鎖存器邏輯電路，基于SMIC 0.18標(biāo)準(zhǔn)CMOS工藝庫，用HSpice對所設(shè)計的邏輯電路進(jìn)行了仿真。用所設(shè)計的MCML邏輯單元設(shè)計了鑒相器模塊，并進(jìn)行了仿真。結(jié)果表明，與傳統(tǒng)的CMOS鑒相器相比，所設(shè)計的鑒相器在1GB/s時鐘信號、電源電壓為1.8V的條件下功耗為1.648mW，有較小的死區(qū)和較高的精度。所設(shè)計的鑒相器可以用于高速全數(shù)字鎖相環(huán)的設(shè)計。

【Abstract】This paper introduces the design of MCML inverter and the logic circuit with the reset terminal. Based on SMIC 0.18 standard CMOS process library， the logic circuit is simulated with HSpice. The phase detector module is designed with the designed MCML logic unit， and the simulation is carried out. The results show that compared with the traditional CMOS phase detector， the designed phase detector has a low power consumption and a high precision under the condition of 1GB/s clock signal and power supply voltage of 1.8V， which is less than 1.648mW. The phase detector can be used for the design of high speed digital phase-locked loop.

【關(guān)鍵詞】MCML；鑒相器；高速；低功耗

【Keywords】MCML； phase frequency detector； high speed； low power consumption

【中圖分類號】TN402 【文獻(xiàn)標(biāo)志碼】A 【文章編號】1673-1069（2017）05-0147-03

1 引言

鎖相環(huán)廣泛地應(yīng)用于集成電路的設(shè)計、通信、雷達(dá)、測量等領(lǐng)域。在數(shù)字集成電路和便攜式的通信工具的設(shè)計當(dāng)中，低功耗是一個重要的設(shè)計目標(biāo)，節(jié)省能源，增加電池的使用時間。鑒相器是鎖相環(huán)中的重要組成部分，用來完成系統(tǒng)輸入信號與壓控振蕩器的反饋時鐘信號之間頻率和相位的比較[1]。

傳統(tǒng)靜態(tài)CMOS電路由于其較大的邏輯輸出擺幅以及較高的功耗，在高頻應(yīng)用的領(lǐng)域受到了一定的限制。MOS電流模邏輯（MOS Current Mode Logic，MCML）電路作為MOS電路的一種差分的電路結(jié)構(gòu)，在高頻運行時，與傳統(tǒng)的CMOS電路相比較，具有功耗較低，電路功耗與工作頻率無關(guān)，電路抗干擾能力較強等特點[2]。由于MCML電路的邏輯擺幅小，其邏輯轉(zhuǎn)換速度也比傳統(tǒng)的CMOS邏輯電路要快。所以在高頻電路的設(shè)計當(dāng)中，MCML電路是一種較好的電路模塊。

鑒頻鑒相器是鎖相環(huán)中的一個較為重要的模塊，其工作速度以及功耗對整體電路的性能有著很大的影響。鎖相環(huán)的相位噪聲、抖動、鎖定時間等性能跟鑒相器的線性度、分辨率、鑒相帶寬、鑒相靈敏度等有著直接的關(guān)系[3]。

本文第一部分，對MCML的基本反相器電路結(jié)構(gòu)進(jìn)行分析，得到功耗和頻率的關(guān)系曲線，根據(jù)需求設(shè)計MCML邏輯電路，包括與門/與非門、鎖存器，列出合適的寬長比，并對單元電路進(jìn)行仿真分析，在相同的條件下與傳統(tǒng)的CMOS單元電路進(jìn)行延遲和功耗的對比；第二部分，基于SMIC 0.18標(biāo)準(zhǔn)CMOS工藝庫，用Cadence Virtuoso設(shè)計鑒相器，得出鑒相器的晶體管級電路圖；第三部分，用Hspice對所設(shè)計的鑒相器進(jìn)行仿真分析，輸入的頻率為1GHz，電源電壓為1.8V，得到鑒相器的仿真波形，得到鑒相器的功耗。第四部分，總結(jié)鑒相器的設(shè)計方法，對比所設(shè)計的MCML鑒相器和同結(jié)構(gòu)下傳統(tǒng)的CMOS鑒相器的性能和功耗等參數(shù)。

2 MCML反相器

MCML反相器電路結(jié)構(gòu)，如圖1所示。由三部分組成：上拉負(fù)載電阻如圖1中RD、下拉開關(guān)網(wǎng)絡(luò)如圖1中M1、M2電流源如圖1中MS。晶體管M1和M2組成差分對的結(jié)構(gòu)，尾部的晶體管MS工作在飽和區(qū)，為反相器提供穩(wěn)定的開關(guān)電流IS。當(dāng)輸入端Vin輸入為高電平，輸入端Vin-N為低電平的時候，M1導(dǎo)通，M2關(guān)斷，電流源電流全部流過M1支路，M2支路的電流趨于零，輸出節(jié)點的電位Vout=0，Votu-N=VDD-ISRD，輸出的電壓的擺幅為ΔV=ISRD。

MCML反相器具有差分對稱結(jié)構(gòu)的特點，在工作的過程中，中心點的電壓保持一個固定的值，電路的功耗和輸入的數(shù)據(jù)速率沒有關(guān)系。根據(jù)電路設(shè)計所需要的延遲時間來確定中心點的電壓，根據(jù)中心點電壓可以確定邏輯電路的電壓擺幅和電流的大小，最后確定器件的寬長比。

基于SMIC 0.18標(biāo)準(zhǔn)CMOS工藝庫，在HSpice仿真環(huán)境中分別對MCML反相器和CMOS反相器進(jìn)行功耗延遲的仿真。由仿真結(jié)果可知，MCML反相器的功耗不隨頻率的增加而增加，CMOS反相器在工作頻率小于300MHz的時候功耗比MCML反相器的要低，當(dāng)工作頻率大于300MHz的時候其功耗會隨著頻率的增加呈線性增加。

3 MCML邏輯門電路

MCML邏輯門電路，與門/與非門，如圖2所示，下拉網(wǎng)絡(luò)由兩層晶體管構(gòu)成，輸入端分別為Va、Vb和與之對應(yīng)的反相端，M5是為了保證左右差分對支路下拉延遲時間保持一致而設(shè)置的。在CMOS工藝中，N阱電阻和擴散電阻對襯底PN結(jié)的寄生電容較大[4]，多晶硅電阻由于工藝的偏差而精度不夠，因此在高速與非門和鎖存器的設(shè)計中選用有源負(fù)載作為電路的工作負(fù)載，采用PMOS作負(fù)載電路。

MCML邏輯帶復(fù)位端的鎖存器的電路結(jié)構(gòu)如圖3所示，下拉網(wǎng)絡(luò)由兩層的晶體管構(gòu)成，下面一層為時鐘輸入端，差分對晶體管M1和M2組成時鐘控制電路；上面一層為采樣電路和保持電路構(gòu)成。其中M3和M6組成采樣電路，交叉耦合的M4和M5構(gòu)成保持電路。當(dāng)時鐘Clock為高電平的時候，MCML鎖存器的采樣電路工作，輸入信號傳輸?shù)捷敵龆?。?dāng)Clock為低電平時，采樣電路斷開，保持電路工作，輸出端維持時鐘高電平時候的狀態(tài)，處于“保持”狀態(tài)。

在與非門的鎖存器的設(shè)計中，電路的延遲受到負(fù)載電阻、壓擺幅、電流源和負(fù)載電阻的影響，在電路的設(shè)計過程當(dāng)中，參量之間相互作用、相互影響使電路的設(shè)計變得煩瑣。解決復(fù)雜的參數(shù)折中的問題，可以使用基于數(shù)學(xué)模型的方法，對所需設(shè)計參數(shù)的獲得問題轉(zhuǎn)化為數(shù)學(xué)模型的搭建和最優(yōu)值的求解，然后再用于電路的設(shè)計中，此方法能夠減少仿真次數(shù)從而減小電路的設(shè)計周期[5]。

使用Cadence Spectre工具，在SMIC 0.18 CMOS標(biāo)準(zhǔn)工藝庫下進(jìn)行鎖存器和與非門電路的仿真和參數(shù)的優(yōu)化。在電源電壓1.8V，電壓擺幅為0.6V，電流源電流為50μA的條件下，單個與非門和鎖存器的延遲分別為87ps和98ps。

4 MCML鑒相器的設(shè)計和仿真

MCML鑒頻鑒相器（Phase Detector， PD）是基于MCML邏輯單元設(shè)計的，具有速度快，高頻下功耗小，線性度好，鑒相范圍寬（-2，+2）等優(yōu)點。在理想情況下，PD的平均輸出與兩個輸入的相位差成正比例的關(guān)系[6]。

鑒頻鑒相器電路結(jié)構(gòu)如圖4所示，由兩個D觸發(fā)器和一個與非門組成。如果反饋的時鐘信號相位提前于參考時鐘，鑒頻鑒相器產(chǎn)生一個UP的信號；如果反饋的時鐘信號延遲于參考時鐘信號，則產(chǎn)生一個DOWN信號，用產(chǎn)生的UP和DOWN信號來控制電荷泵。根據(jù)鑒頻鑒相器的輸出信號UP和DOWN信號的不同，其可以工作在四種工作狀態(tài)下[7]：①UP為0，DOWN為0，鑒頻鑒相器工作在0狀態(tài)下；②UP為0，DOWN為1，鑒頻鑒相器工作在1狀態(tài)下；③UP為1，DOWN為0，鑒頻鑒相器工作在-1狀態(tài)下；④UP為1，DOWN為1，為禁止?fàn)顟B(tài)。

鑒頻鑒相器是上升沿觸發(fā)的器件，其工作狀態(tài)如圖5所示，由圖可知，F(xiàn)ref出現(xiàn)上升沿時，圖中用信號u2表示，將使鑒頻鑒相器進(jìn)入下一個更低的狀態(tài)，直到進(jìn)入狀態(tài)-1；Fvco出現(xiàn)上升沿的時候，圖中用信號u1表示，將使鑒頻鑒相器進(jìn)入下一個更高的狀態(tài)，直到進(jìn)入狀態(tài)1。

在設(shè)計鑒頻鑒相器的時候要盡量減小死區(qū)效應(yīng)的影響，從而減小電荷泵輸出端的電壓毛刺。本論文通過減小MOS晶體管的尺寸，以及在D觸發(fā)器和邏輯與門之間加入buffer的方法來減小死區(qū)效應(yīng)的影響。

鎖存器的級聯(lián)可以組成D觸發(fā)器，用于鑒頻鑒相器的D觸發(fā)器有復(fù)位端，所以需要在原有鎖存器的基礎(chǔ)上加上復(fù)位晶體管，加過復(fù)位晶體管的MCML鎖存器如圖3所示。將鎖存器按照圖6的方法級聯(lián)就得到了MCML的D觸發(fā)器，將此D觸發(fā)器按照圖4的結(jié)構(gòu)來設(shè)計鑒頻鑒相器。用HSpice進(jìn)行仿真，得出仿真的結(jié)果。

如圖7是MCML鑒相器的仿真波形圖，仿真使用的輸入有一定相位差的1GHz的方波，由于MCML鎖存器最小延遲為98ps，所以在周期為1ns的信號輸入下能夠正常的工作。所使用的電壓為1.8V，電壓擺幅為0.6V，PD總電流為916，功耗為1.648mW。

5 結(jié)論

基于MCML設(shè)計了與門/與非門、帶復(fù)位的鎖存器；用設(shè)計的MCML單元邏輯電路設(shè)計了鑒相器，包括D觸發(fā)器和與門；基于SMIC 0.18標(biāo)準(zhǔn)CMOS工藝庫，用Cadence Virtuoso設(shè)計鑒相器的電路，用HSpice進(jìn)行了仿真，得到了鑒相器的仿真波形。與傳統(tǒng)的CMOS鑒相器相比較，MCML鑒相器具有電壓擺幅小、抗噪聲能力強、高頻下功耗低等優(yōu)點，可以應(yīng)用于高速的全數(shù)字鎖相環(huán)的設(shè)計中。

【參考文獻(xiàn)】

【1】司龍，胡貴才，熊元新.一種新型的高性能鑒頻鑒相器[J].微電子學(xué)與計算機，2006（07）：188-191.

【2】梁蓓，馬奎，傅興華.MOS電流模邏輯加法器結(jié)構(gòu)設(shè)計[J].微電子學(xué)與計算機，2013（02）：60-64.

【3】孫境余，王春雷，侯力梅，等.CMOS鎖相環(huán)中鑒頻鑒相器的研究[J].黑龍江大學(xué)自然科學(xué)學(xué)報，2016（03）：416-420.

【4】梁蓓，馬奎，傅興華.MOS電流模邏輯分頻器設(shè)計[J].微電子學(xué)與計算機，2012（10）：157-160+165.

【5】Khabirim Shahnam， Shams Maitham. A Mathematical Programming Approach to Designing MOS Current-Mode Logic Circuits[J]. Circuits and Systems，2005（3）： 2425-2428.

【6】Best Roland E. 鎖相環(huán)設(shè)計、仿真和應(yīng)用[M]. 北京： 清華大學(xué)出版社，2003.

【7】李煒. 基于鑒頻鑒相器和電荷泵的快速鎖定頻率合成器的研究[D]. 武漢：華中科技大學(xué)，2012.