基于FPGA的寬帶雷達(dá)波束形成技術(shù)

汪灝

[摘要]雷達(dá)波束形成（DBF）作為相控陣?yán)走_(dá)體系中的核心環(huán)節(jié)之一，其作用不言而喻；寬帶波束形成是實(shí)現(xiàn)數(shù)字陣列雷達(dá)工程實(shí)現(xiàn)中的主要難點(diǎn)之一。本文介紹一種利用信道復(fù)用技術(shù)來實(shí)現(xiàn)寬帶雷達(dá)波束形成的方式，著重在于結(jié)合實(shí)際工程實(shí)踐中的難點(diǎn)并給出解決方案，旨在減少雷達(dá)信號(hào)處理系統(tǒng)中硬件資源使用量，

[關(guān)鍵詞]寬帶波束形成；相控陣?yán)走_(dá)；信道復(fù)用

0引言

在雷達(dá)信號(hào)處理中，數(shù)字波束形成技術(shù)是相控陣?yán)走_(dá)體制的核心技術(shù)之一，寬帶波束形成又以其獨(dú)特的難點(diǎn)成為雷達(dá)系統(tǒng)設(shè)計(jì)過程中所必須要關(guān)注的重點(diǎn)問題。其難點(diǎn)一般在于其帶寬范圍大，數(shù)據(jù)通量特別大，多波束情況下尤其對(duì)于數(shù)據(jù)傳輸以及運(yùn)算所提出的要求非常高，即數(shù)據(jù)吞吐率以及運(yùn)算要求這兩方面要求都非常高，這對(duì)硬件實(shí)現(xiàn)提出了非常高的要求，尤其在板件數(shù)據(jù)傳輸以及板內(nèi)數(shù)據(jù)運(yùn)算單元這兩方面都有非常高的要求。目前，在已知的寬帶信號(hào)處理系統(tǒng)中，帶寬達(dá)到幾百兆的情況下所采用的硬件架構(gòu)基本相似，都是采用高速光纖來進(jìn)行數(shù)據(jù)傳輸，利用越來越高端的FPGA來進(jìn)行信號(hào)處理，往往還需要形成同時(shí)多波束，這就使得FPGA內(nèi)部的乘法器出現(xiàn)倍數(shù)的增長(zhǎng)，乘法器數(shù)目從開始的幾十個(gè)到后來的幾百個(gè)，以至于現(xiàn)在的幾千個(gè)，陣元以及波束越來越多，硬件整體規(guī)模越來越大。如何在滿足系統(tǒng)設(shè)計(jì)功能的前提下，盡可能減少硬件規(guī)模已成為設(shè)計(jì)師們的新的挑戰(zhàn)。

1波束形成算法

圖1中列出了10個(gè)陣元，陣元間距離為d，目標(biāo)回波信號(hào)與垂直線角度為θ，載波波長(zhǎng)為λ，那么相鄰陣元間的空間相位差如圖中所示。

△Φ=2πd sinθ/λ （1）

陣元編號(hào)為N，N取值從0至9，那么以0陣元為基準(zhǔn)，1到9陣元分別需要補(bǔ)償?shù)南辔粸棣祅=-N*△Φ。波束形成網(wǎng)絡(luò)輸出：

Y（t）=∑X_n*e^j*φ （2）

作為DBF模塊設(shè)計(jì)，系數(shù)的作用是保證將接收到的回波信號(hào)進(jìn)行相位修正，保證輸入的信號(hào)相位一致，從而增加信號(hào)的信噪比，同相的信號(hào)幅度會(huì)發(fā)生累加，但是附帶的白噪聲信號(hào)由于它的隨機(jī)性，會(huì)出現(xiàn)相消的現(xiàn)象，這個(gè)在本質(zhì)上會(huì)提高輸入信號(hào)的信噪比。

2工程實(shí)現(xiàn)

寬帶波束形成網(wǎng)絡(luò)的規(guī)模異常龐大，一般需要消耗數(shù)量巨大的硬件資源，尤其是其中的復(fù)數(shù)乘法器資源。例如，一個(gè)400M的寬帶信號(hào)輸入，利用信道化技術(shù)將其劃分為16M，信道化之后的輸出為25個(gè)子信道，對(duì)每一路都要進(jìn)行子帶的波束形成，假設(shè)陣元數(shù)量為16，16個(gè)同時(shí)多波束。那么單個(gè)信道所需要的復(fù)數(shù)乘法器的數(shù)量為256個(gè)，換算為實(shí)數(shù)乘法器的數(shù)量為1024個(gè)，單個(gè)信道所需要的乘法器數(shù)量已經(jīng)超出了絕大多數(shù)FPGA的片內(nèi)所含有的乘法器的數(shù)量，在實(shí)際的工程實(shí)踐中必須采取相應(yīng)措施來保證在有限的資源的前提下實(shí)現(xiàn)特定功能。首先，最主要的改進(jìn)措施是采取分時(shí)復(fù)用的方式，16M的信號(hào)根據(jù)奈奎斯特采樣定律，只需要32M的采樣頻率即可，乘法器工作頻率定為32M對(duì)于目前的主流FPGA來說是一種浪費(fèi)，目前主流的FPGA的乘法器的工作頻率基本都能達(dá)到200M，采用分時(shí)復(fù)用的方式可以提高乘法器的利用效率，復(fù)用方式分為兩種，一種是利用陣元復(fù)用，另外一種是采用信道復(fù)用。圖2給出了6信道復(fù)用的基本的框架圖，W到W表示的是1到6信道的DBF系數(shù)，D到D表示的1到6信道的雷達(dá)接收數(shù)據(jù)，以6為周期循環(huán)進(jìn)入乘法器，乘法器的輸出也是以6為周期輸出。采用6信道復(fù)用那么乘法器的時(shí)鐘上升到192M，此時(shí)在工程實(shí)現(xiàn)中所附帶的問題就是FPGA程序的建立保持時(shí)間的要求更加苛刻，需要在程序設(shè)計(jì)過程中時(shí)刻保證時(shí)序完整性。

3硬件實(shí)現(xiàn)方案

基于信道化復(fù)用的波束形成板的實(shí)現(xiàn)硬件采用的是基于Xilinx公司推出的高端器件Virtex-7系列XC7VX690T的芯片而自主開發(fā)的波束形成板。該芯片含有超過一百萬的邏輯連線資源，以及3600個(gè)乘法器資源，單塊波束形成板卡上集成了兩片XC7VX690T的芯片，總共含有7200個(gè)實(shí)數(shù)乘法器，即2400個(gè)復(fù)數(shù)乘法器，總共配有8路光模塊接口，每個(gè)接口采用12合1方式，即12根單纖，總共96根單纖，每根單纖可實(shí)現(xiàn)10Gbit/s的吞吐率，單板最高可實(shí)現(xiàn)960Gbit/s的吞吐率：板件有高速板間總線，能夠?qū)崿F(xiàn)片間數(shù)據(jù)互傳。該板卡無論是在數(shù)據(jù)吞吐量還是在片內(nèi)處理能力上都具備了就目前的技術(shù)水平來說極高的水平，可見在板卡設(shè)計(jì)時(shí)，設(shè)計(jì)師們所關(guān)注的最主要的兩個(gè)性能指標(biāo)就是數(shù)據(jù)吞吐量以及運(yùn)算能力。該單板可實(shí)現(xiàn)16個(gè)陣元，25個(gè)信道，10個(gè)波束的信道化以及DBF程序。

該電路板的實(shí)物圖如圖4所示。

4仿真及實(shí)測(cè)

在系統(tǒng)設(shè)計(jì)之初需要利用Marlab對(duì)波序形成系統(tǒng)進(jìn)行仿真，驗(yàn)證其功能正確，如圖中5所示的是在正負(fù)30度范圍內(nèi)的均勻分布的16個(gè)波束的波束指向圖的仿真結(jié)果，副瓣-25db。單個(gè)波束內(nèi)分為18個(gè)信道相互疊加。

在程序?qū)崿F(xiàn)過程中，利用Matlab仿真結(jié)果，產(chǎn)生相關(guān)的模擬的回波數(shù)據(jù)以及系數(shù)，預(yù)先寫入到FPGA的內(nèi)部存儲(chǔ)區(qū)域。在程序的實(shí)際運(yùn)行過程中，通過開關(guān)控制，使得程序既可以選擇實(shí)際的輸入數(shù)據(jù)作為數(shù)據(jù)源，也可選擇仿真數(shù)據(jù)作為數(shù)據(jù)源，作為程序在調(diào)試過程中的一種自檢方式，圖6給出了實(shí)際板卡上運(yùn)行的結(jié)果圖。

5結(jié)束語

本文介紹了工程實(shí)踐中使用寬帶波束形成算法，然后根據(jù)實(shí)際工程實(shí)現(xiàn)過程中遇到的資源使用過大的問題，結(jié)合現(xiàn)有的DBF板卡，提出了信道復(fù)用的方式，大大優(yōu)化了資源利用率，減少了設(shè)備使用率，減少設(shè)備成本。

[責(zé)任編輯：楊玉潔]