高速PCB信號完整性分析及應(yīng)用

林超文

摘 要 現(xiàn)代電子技術(shù)發(fā)展迅猛，對信號邊緣速率、數(shù)字系統(tǒng)的時鐘速率提出了更高的要求。PCB系統(tǒng)需要成為具有高性能的系統(tǒng)結(jié)構(gòu)，而不再僅是支撐作用的電子元器件。目前的電子系統(tǒng)設(shè)計普遍信號頻率高于了100MHZ，傳輸線效應(yīng)會在PCB板的走線上出現(xiàn)，對系統(tǒng)產(chǎn)生嚴(yán)重影響。PCB的設(shè)計過程也就是解決高速所引起的信號完整性的過程，應(yīng)該注重信號完整性的思路設(shè)計指導(dǎo)。本文簡要分析了影響高速PCB信號完整性的因素——串?dāng)_、反射、地反彈、振鈴等，結(jié)合應(yīng)用實例論述了高速PCB信號完整性實現(xiàn)的具體方式，提供了一些設(shè)計意見。

【關(guān)鍵詞】信號完整性 PCB 應(yīng)用

現(xiàn)代電子技術(shù)發(fā)展迅猛，對信號邊緣速率、數(shù)字系統(tǒng)的時鐘速率提出了更高的要求。PCB系統(tǒng)需要成為具有高性能的系統(tǒng)結(jié)構(gòu)，而不再僅是支撐作用的電子元器件。目前的電子系統(tǒng)設(shè)計普遍信號頻率高于了100MHZ，傳輸線效應(yīng)會在PCB板的走線上出現(xiàn)。一個設(shè)計的關(guān)鍵就是妥善的處理高速信號的完整性。傳統(tǒng)高速解決辦法是等問題出現(xiàn)之后才能查找、解決問題，對設(shè)計者的經(jīng)驗和診斷技術(shù)要求較高，產(chǎn)品開發(fā)周期長，可控性不高。高密度高速度的電路設(shè)計不適合這種方式。高速PCB設(shè)計可提高產(chǎn)品性能，大幅度縮短研發(fā)周期、減少成本投入。但在實際的PCB系統(tǒng)中，信號完整性依然是設(shè)計者需要面對的嚴(yán)峻問題。

1 影響高速PCB信號完整性因素

信號完整性（Signal Integrity，簡稱SI）是指在電路中的信號以正確的時序、電壓做出響應(yīng)。若電路信號達(dá)到集成電路（IC）時是以要求的時序、持續(xù)的時間、電壓幅值，那么可以確認(rèn)該電路的信號具有較好的完整性。串?dāng)_、反射、地反彈、振鈴等因素都會影響到信號的完整性。高速數(shù)字系統(tǒng)的工作頻率一般都是不小于50MHZ，通常系統(tǒng)會要求有較高的工作頻率，信號也要有較快的邊沿變化速率。在實際的PCB系統(tǒng)中影響SI的問題不再僅是單一或幾個因素，而是與板級設(shè)計相關(guān)。影響因素發(fā)射是指若在PCB中有只要沒有正確端接一根布線，驅(qū)動端發(fā)出的脈沖信號就會在接收端被發(fā)射，信號輪廓會因反射信號和原信號的疊加而失真顯著，設(shè)計失敗。串?dāng)_在PCB板上的表現(xiàn)是當(dāng)有信號在一根信號線上通過時，板上相鄰的信號線上也會由于感應(yīng)出現(xiàn)相關(guān)的信號。地反彈的情況容易在電路中電流較大時出現(xiàn)。信號反復(fù)出現(xiàn)過沖和下沖的情況稱為振鈴表現(xiàn)，這種情況的出現(xiàn)主要是走線過長或者是有太快信號變化；目前大部分元件在接收端有二極管保護(hù)輸入，但出現(xiàn)振鈴時過沖的電平可能會損壞元件。

2 高速PCB信號完整性應(yīng)用分析

優(yōu)秀的高速PCB設(shè)計在依靠仿真的同時，也必須要同時考慮原理圖設(shè)計、元件和電路板的參數(shù)、高速信號線走線等方面。高性能的PCB設(shè)計中忽視任何一個環(huán)節(jié)都可能會帶來信號完整性的問題，引起系統(tǒng)不穩(wěn)定而設(shè)計失敗?，F(xiàn)以某系統(tǒng)設(shè)計為例：基于某公司的設(shè)計合成孔徑雷達(dá)模擬信號發(fā)生器，采用Altera公司的EPM7128為控制邏輯，IDT公司的IDT72V3680為FIFO，AD公司的AD9751為DA。時鐘頻率為105MHZ，210MSPS的DA轉(zhuǎn)換速率，PCI控制器到FIFO達(dá)到DA的數(shù)據(jù)流向。本系統(tǒng)屬于高頻范圍，需要考慮信號完整性的問題。圖1為高速PCI控制器系統(tǒng)框圖。布局時要考慮到高數(shù)字部分的信號完整性、高數(shù)字部分不會干擾到模擬部分，因此數(shù)字部分由CPLD、FIFO、鎖相環(huán)（Z9973）圍繞PCI9056構(gòu)成，而模擬部分是DA、運放和濾波。

數(shù)字系統(tǒng)特別關(guān)鍵的地方就是時鐘，這關(guān)系到信號的完整性。在初始設(shè)計時鐘是采用直接連接，得到的仿真結(jié)果很不好，如圖2所示。通過分析發(fā)現(xiàn)較大的反射和振鈴是由負(fù)載端和驅(qū)動端的抗阻不匹配引起，用串聯(lián)電阻的方式來嘗試解決。最后經(jīng)過多次測試，在采用50歐的電阻能夠達(dá)到波形，如圖3所示。

為保證反射問題能夠解決，首先要確保驅(qū)動端、傳輸線、負(fù)載端的阻抗能夠匹配。在PCB中細(xì)微變化都有可能會引起反射，因此要注意走線長度、寬度拐角、過孔的位置，以及PCB的介質(zhì)、厚度等。串?dāng)_通過布線解決，過程中盡量少平行走線，若不可避免，平行走線的長度也應(yīng)控制在最短。數(shù)據(jù)線的拓?fù)浣Y(jié)構(gòu)占用面積控制通過采用高密度管腳封裝的器件、合理布局的方式進(jìn)行控制。這樣電流回路面積盡可能的縮小也使得數(shù)字部分的電磁輻射得以降低，系統(tǒng)的電磁兼容性得到提到。數(shù)據(jù)得到的仿真波形如圖4所示。

3 結(jié)束語

隨著高速電路系統(tǒng)設(shè)計復(fù)雜性的提高，高速PCB的信號完整性的解決難度也會加大，這是一個非常復(fù)雜的設(shè)計過程。在實際應(yīng)用中，設(shè)計初始就應(yīng)當(dāng)要考慮到器件的合理性，若選用高性能和速率的器件，那么在解決信號完整性的難度就會加大。PCB的設(shè)計過程也就是解決高速所引起的信號完整性的過程，應(yīng)該注重信號完整性的思路設(shè)計指導(dǎo)。目前出現(xiàn)了許多的信號完整性分析模型和分析算法，很多基于信號完整性的高速PCB設(shè)計應(yīng)用于電子產(chǎn)品中，但依然要清楚的認(rèn)識到還有諸多的問題需要解決。

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作者單位

深圳市英達(dá)維諾電路科技有限公司 廣東省深圳市 518126