一種基于電壓窗口技術(shù)的超低功耗SAR ADC

汪正鋒，寧　寧，吳霜毅，杜　翎，蔣　旻，閆小艷，王　偉

(電子科技大學(xué)電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，四川成都610054)

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一種基于電壓窗口技術(shù)的超低功耗SAR ADC

汪正鋒，寧寧，吳霜毅，杜翎，蔣旻，閆小艷，王偉

(電子科技大學(xué)電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，四川成都610054)

摘要：本文提出了一種應(yīng)用于生物醫(yī)學(xué)的超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC).針對(duì)SAR ADC主要模塊進(jìn)行超低功耗設(shè)計(jì).數(shù)模轉(zhuǎn)換(DAC)電路采用vcm-based以及分段電容陣列結(jié)構(gòu)來(lái)減小其總電容，從而降低了DAC功耗.同時(shí)提出了電壓窗口的方法在不降低比較器精度的情況下減小其功耗.此外，采用堆棧以及多閾值晶體管結(jié)構(gòu)來(lái)減小低頻下的漏電流.在55nm工藝下進(jìn)行設(shè)計(jì)和仿真，在0.6V電源電壓以及10kS/s的采樣頻率下，ADC的信噪失真比(SNDR)為73.3dB，總功耗為432nW，品質(zhì)因數(shù)(FOM)為11.4fJ/Conv.

關(guān)鍵詞：模數(shù)轉(zhuǎn)換器(ADC);逐次逼近寄存器(SAR);電壓窗口;超低功耗

1　引言

近年來(lái)，隨著生物醫(yī)學(xué)和生命科學(xué)的發(fā)展，可穿戴以及便攜式醫(yī)療電子設(shè)備受到越來(lái)越多的關(guān)注.這些設(shè)備通常由電池來(lái)供電，而電池所存儲(chǔ)的能量是有限的.為了提高設(shè)備的工作年限，這就要求設(shè)備具有較低的功耗［1，2］.模數(shù)轉(zhuǎn)換器(ADC)是現(xiàn)實(shí)世界中模擬信號(hào)通向數(shù)字信號(hào)的橋梁，一些生物醫(yī)學(xué)信號(hào)諸如心電圖(ECG)、腦電圖(EEG)、肌電圖(EMG)需要通過(guò)一個(gè)中等分辨率(8～12 bits)和采樣率(1～1000 kHz)的ADC來(lái)數(shù)字化［3，4］.因此低壓低功耗ADC成為設(shè)計(jì)的關(guān)鍵.

在所有的ADC結(jié)構(gòu)中，逐次逼近型(SAR)ADC因?yàn)槠湓谀芰啃省⑥D(zhuǎn)換精度以及設(shè)計(jì)復(fù)雜度之間的良好折中而使其非常適合于低壓低功耗應(yīng)用.一般來(lái)說(shuō)，SAR ADC的功耗包括三部分:比較器功耗，數(shù)模轉(zhuǎn)換(DAC)電容陣列功耗和SAR控制邏輯功耗.分辨率在10bits或者以下的SAR ADC通常采用一個(gè)可再生鎖存器作為比較器.然而，由于鎖存器具有較大的噪聲，因此并不適合更高分辨率的SAR ADC，如12bits或更高.為了提高比較器的分辨率，通常在鎖存器之前級(jí)聯(lián)一級(jí)或者多級(jí)前置放大器［5］，這種方法的代價(jià)是大大增加了比較器的功耗.

為了解決比較器分辨率與功耗之間的矛盾，本文提出了一種電壓窗口的方法:通過(guò)比較鎖存器輸入信號(hào)與預(yù)設(shè)窗口電壓的大小來(lái)決定是否使用前置放大器.若輸入信號(hào)落在電壓窗口之內(nèi)，則喚醒鎖存器之前的前置放大器來(lái)進(jìn)行二次比較.對(duì)于分辨率在12～14bits的ADC，采用本文所述電壓窗口的方法，較之傳統(tǒng)SAR ADC，其比較器的功耗將會(huì)大大減小，因此，ADC的總功耗也會(huì)降低.

2　提出的SAR ADC結(jié)構(gòu)

如圖1所示，本文所提出的SAR ADC包括全差分DAC電容陣列，可再生鎖存器，前置放大器，檢測(cè)器，SAR以及控制邏輯電路.DAC電容陣列同時(shí)充當(dāng)采樣電容的作用.一般來(lái)說(shuō)，采樣方法分為上極板采樣和下極板采樣.上極板采樣的優(yōu)點(diǎn)是只需要一個(gè)采樣開(kāi)關(guān)，缺點(diǎn)是該采樣開(kāi)關(guān)需要較大的尺寸且無(wú)法避免開(kāi)關(guān)斷開(kāi)時(shí)產(chǎn)生的電荷注入效應(yīng)以及采樣開(kāi)關(guān)以及采樣電容上極板寄生電容所帶來(lái)的非線性的影響.下極板采樣雖然需要多個(gè)采樣開(kāi)關(guān)，但是卻很好的避免了上述問(wèn)題，因此本文采用下極板采樣的方法.

對(duì)于傳統(tǒng)二進(jìn)制電荷分配型SAR ADC而言，DAC總電容大小隨著分辨率的提高呈指數(shù)型增長(zhǎng).如一個(gè)分辨率為12bits的SAR ADC，其總電容將會(huì)達(dá)到8192C(C為單位電容)，這會(huì)使得DAC消耗大量功耗，不利于低功耗設(shè)計(jì)，同時(shí)也給ADC驅(qū)動(dòng)電路的設(shè)計(jì)帶來(lái)巨大的挑戰(zhàn).因此本文采用vcm-based結(jié)構(gòu)以及分段電容陣列(8bits +3bits)的方法來(lái)減小DAC總電容，如圖1所示，其總電容大小約為514C，這樣DAC電容陣列的功耗將會(huì)大大減小.

圖1中檢測(cè)器的作用是設(shè)定電壓窗口的大小以及判斷DAC的輸出電壓(也就是比較器的輸入電壓)是否落在預(yù)設(shè)電壓窗口之內(nèi).在每一位轉(zhuǎn)換開(kāi)始時(shí)，開(kāi)關(guān)S1、S2導(dǎo)通，S3、S4斷開(kāi)，前置放大器處于關(guān)斷狀態(tài)，DAC輸出電壓直接傳輸?shù)芥i存器輸入端，經(jīng)過(guò)鎖存器比較后通過(guò)檢測(cè)器來(lái)判斷其大小.若判斷結(jié)果表明DAC輸出電壓落在預(yù)設(shè)電壓窗口之外，那么該次的比較結(jié)果即為該位轉(zhuǎn)換的最終結(jié)果，SAR控制邏輯電路將按照傳統(tǒng)的二進(jìn)制搜索算法工作;若判斷結(jié)果表明DAC輸出電壓落在預(yù)設(shè)電壓窗口之內(nèi)，由于噪聲的影響，該次比較的結(jié)果是不可信的，因此必須要用更高精度的比較器進(jìn)行比較.此時(shí)開(kāi)關(guān)S1、S2斷開(kāi)，S3、S4導(dǎo)通，并且前置放大器開(kāi)始工作，這樣前置放大器級(jí)聯(lián)鎖存器組成一個(gè)高精度比較器，然后控制邏輯電路產(chǎn)生脈沖信號(hào)使得比較器進(jìn)行二次比較，二次比較的結(jié)果即為該位轉(zhuǎn)換的最終結(jié)果.盡管在此過(guò)程中，鎖存器工作了兩次，然而其僅僅產(chǎn)生動(dòng)態(tài)功耗，而幾乎沒(méi)有靜態(tài)功耗.仿真結(jié)果表明，鎖存器的功耗僅僅只有前置放大器功耗的二十分之一.

預(yù)設(shè)電壓窗口越小，在逐次逼近的過(guò)程中，DAC輸出電壓落在電壓窗口的次數(shù)也就越少，使用前置放大器的次數(shù)也就越少.然而，這要求鎖存器具有更小的噪聲.為了在ADC性能，功耗以及鎖存器噪聲之間進(jìn)行折中，在本文中，窗口電壓預(yù)設(shè)為3LSB(1LSB = Vref/ 211).通過(guò)matlab仿真表明，當(dāng)鎖存器噪聲小于1.3LSB時(shí)，ADC的有效位數(shù)(ENOB)超過(guò)11.6bits.而在每一個(gè)轉(zhuǎn)換周期內(nèi)，前置放大器的工作次數(shù)只有無(wú)電壓窗口時(shí)的三分之一.

3　電路設(shè)計(jì)

3.1數(shù)字邏輯門設(shè)計(jì)

在SAR ADC中，數(shù)字電路的功耗占總功耗的很大比例.因此有必要降低數(shù)字電路功耗.數(shù)字電路的功耗包括兩部分:(1)動(dòng)態(tài)功耗;(2)靜態(tài)功耗.動(dòng)態(tài)功耗來(lái)源于對(duì)寄生電容的充放電以及短路功耗［6］.靜態(tài)功耗為輸入穩(wěn)定時(shí)消耗的功耗.晶體管的漏電流功耗是靜態(tài)功耗的主要來(lái)源［7～9］.研究表明，對(duì)于65nm或以下工藝，晶體管的漏電流功耗同樣會(huì)導(dǎo)致動(dòng)態(tài)功耗的增加［8］.為了降低漏電流功耗，本文采用了堆棧晶體管以及多閾值電壓晶體管的方法.圖2(a)為采用堆棧晶體管結(jié)構(gòu)的反相器.對(duì)于NMOS而言，由于其襯底-源電壓為負(fù)，襯偏效應(yīng)得到了加強(qiáng)，導(dǎo)致閾值電壓增大，從而減小了漏電流.此外，由于漏-源電壓的降低，漏誘生勢(shì)壘降低(DIBL)效應(yīng)降低，同樣減小了漏電流［7］.

由于采樣速率較低，同時(shí)受限于前置放大器的帶寬，在產(chǎn)生比較器二次比較信號(hào)的電路中使用了一些長(zhǎng)的延遲單元(延遲時(shí)間可能達(dá)到1μs).傳統(tǒng)方法是采用若干反相器串聯(lián)并負(fù)載電容.然而，仿真表明，要產(chǎn)生如此長(zhǎng)時(shí)間的延遲需要大量的反相器以及電容，這會(huì)造成延遲單元產(chǎn)生大量的功耗.因此本文在反相器中使用了高閾值(HVT)晶體管和標(biāo)準(zhǔn)閾值(SVT)晶體管結(jié)合的方式，來(lái)減小反相器以及電容的數(shù)量.同時(shí)采用邊沿延遲的方法來(lái)防止信號(hào)在延遲的過(guò)程中“消失”，如圖2(b)所示.圖3給出了一個(gè)占空比較小的脈沖信號(hào)經(jīng)過(guò)邊沿延遲單元時(shí)的輸出波形圖.信號(hào)首先經(jīng)過(guò)下降沿延遲反相器以及一個(gè)普通反相器拓展其脈寬，再經(jīng)過(guò)上升沿延遲反相器進(jìn)行長(zhǎng)時(shí)間的延遲，最后通過(guò)普通反相器整形輸出.

3.2比較器

本文所設(shè)計(jì)的SAR ADC中可以看作存在兩個(gè)比較器:一個(gè)精度較低的粗比較器，一個(gè)精度較高的精比較器.粗比較器為一個(gè)動(dòng)態(tài)可再生鎖存器，精比較器為該鎖存器級(jí)聯(lián)一個(gè)前置放大器組成.由于采用了兩個(gè)不同的比較器，兩者不同的失調(diào)電壓會(huì)對(duì)ADC的性能產(chǎn)生嚴(yán)重影響，因此必須進(jìn)行失調(diào)校正.圖4為帶有失調(diào)校正的前置放大器以及鎖存器電路圖.

圖4(a)為帶有輸出失調(diào)存儲(chǔ)(OOS)的前置放大器［10，11］.假設(shè)在前置放大器的正向輸入端存在一個(gè)失調(diào)電壓VOS.在失調(diào)存儲(chǔ)階段，開(kāi)關(guān)SW1-4導(dǎo)通，Ssmp1-2斷開(kāi)，前置放大器處于開(kāi)環(huán)放大的狀態(tài)，失調(diào)電壓經(jīng)過(guò)放大后存儲(chǔ)在電容CS上，其幅值為- A*vVOS.由于OOS要求前置放大器的增益Av不能過(guò)大，否則會(huì)造成非線性放大，導(dǎo)致失調(diào)電壓不能完全消除，因此本文設(shè)計(jì)Av≈10.前置放大器有一個(gè)使能穩(wěn)定時(shí)間.由于本文所設(shè)計(jì)的SAR ADC速度較慢，在產(chǎn)生鎖存器二次比較信號(hào)時(shí)，可以給前置放大器的使能穩(wěn)定以及建立預(yù)留足夠長(zhǎng)的時(shí)間，以保證前置放大器建立正確.

不同于前置放大器擁有一個(gè)相對(duì)穩(wěn)定的增益，動(dòng)態(tài)可再生鎖存器的增益是不固定的.上述前置放大器的失調(diào)校正技術(shù)并不能應(yīng)用到鎖存器的失調(diào)校正上面［12］.圖4(b)給出了一種采用數(shù)字可調(diào)PMOS電容作為負(fù)載來(lái)進(jìn)行失調(diào)校正的鎖存器［13］.

同樣的，鎖存器也采用了HVT與SVT晶體管相結(jié)合的方法來(lái)降低功耗.SVT晶體管用于差分輸入以及交叉耦合的反相器來(lái)提高比較速度.HVT晶體管應(yīng)用于復(fù)位晶體管來(lái)減小充電電流以及漏電流.

3.3檢測(cè)器

檢測(cè)器用來(lái)設(shè)定電壓窗口的大小，并且通過(guò)檢測(cè)鎖存器的比較時(shí)間來(lái)判斷鎖存器輸入信號(hào)是否落在電壓窗口之內(nèi).如下給出鎖存器的比較時(shí)間［14］Tcomp:其中Co和gm為輸出節(jié)點(diǎn)負(fù)載電容和鎖存器的跨導(dǎo).ΔVin和ΔVout分別為鎖存器輸入信號(hào)和輸出信號(hào)幅值.式(1)表明，ΔVin越小，比較時(shí)間越長(zhǎng)，如圖5所示.

圖6為所設(shè)計(jì)的檢測(cè)器.包括或門，數(shù)字可調(diào)延遲單元以及兩個(gè)D觸發(fā)器.其工作時(shí)序如圖7所示.在復(fù)位階段，DFF1復(fù)位，DFF2置位并且時(shí)鐘clk-l置低，此時(shí)可再生鎖存器的輸出節(jié)點(diǎn)cp和cn預(yù)充電到電源電壓.或門的輸入電壓都為低，輸出也為低.在clk-l由低變高之后，比較開(kāi)始，節(jié)點(diǎn)cp和cn電壓以不同的速率下降.當(dāng)比較結(jié)束時(shí)，其中一端的電壓為高電平而另外一端的電壓為低電平.或門的輸出由低變高，DFF1被觸發(fā)，輸出也由低變高.clk-l的上升沿到DFF1輸出信號(hào)的上升沿之間的間隔就是可再生鎖存器的比較時(shí)間Tcomp.可調(diào)延遲單元的作用是通過(guò)對(duì)時(shí)鐘clk-l進(jìn)行固定延遲(Td)來(lái)設(shè)置電壓窗口的大小.Td越大，所設(shè)置的電壓窗口也就越小.若DFF2的輸出為高電平，說(shuō)明輸入信號(hào)落在電壓窗口之外;若DFF2的輸出為低電平，說(shuō)明輸入信號(hào)落在電壓窗口之內(nèi)，需要進(jìn)行二次比較.檢測(cè)器的輸出信號(hào)亦是圖1中開(kāi)關(guān)S1-4以及前置放大器的控制信號(hào).

比較器延時(shí)會(huì)隨著工藝電壓溫度角的變化而改變，然而可以通過(guò)調(diào)整檢測(cè)器中可調(diào)延遲單元的延時(shí)Td來(lái)抵消這種改變對(duì)系統(tǒng)性能的影響.隨著溫度的升高，比較器的延時(shí)會(huì)減小，此時(shí)減小可調(diào)延遲單元的延遲時(shí)間Td，從而保證電壓窗口的大小仍為3LSB.

4　仿真結(jié)果與分析

本文所設(shè)計(jì)的超低功耗SAR ADC在55nm工藝下進(jìn)行設(shè)計(jì)和仿真.電源電壓VDD以及參考電壓Vref均為0.6V.為了避免電源電壓對(duì)參考電壓的干擾，兩者采用兩套獨(dú)立電壓源供電.由于采用了分段電容陣列結(jié)構(gòu)以及寄生電容的影響，DAC存在增益誤差，因此實(shí)際信號(hào)的輸入范圍為滿擺幅的95%.在仿真中，單位電容C取15fF，總的電容大小為7.71pF.其KT/C噪聲約為0.16LSB.

圖8為在0.6V電源電壓下，采樣頻率為10kS/s，輸入信號(hào)頻率為3.379kHz，幅度為0.57V時(shí)，對(duì)輸出結(jié)果進(jìn)行快速傅立葉變換(FFT)得到的輸出數(shù)字信號(hào)頻譜.窗口電壓預(yù)設(shè)為3LSB.經(jīng)過(guò)計(jì)算得到無(wú)雜散動(dòng)態(tài)范圍(SFDR)為84.6dB，信噪失真比(SNDR)為73.3dB，ENOB約為11.89bits.總功耗為432nW，品質(zhì)因數(shù)(FOM)為11.4fJ/Conv.該仿真結(jié)果基于理想的電路，考慮到元件的失配以及電路噪聲，實(shí)際可實(shí)現(xiàn)結(jié)果會(huì)略有下降.

表1　使用/不使用電壓窗口時(shí)ADC性能及功耗比較

表1為使用和不使用電壓窗口時(shí)ADC的性能以及功耗的比較.從表中可以看出，采用電壓窗口的方法減少了71.88%的比較器功耗和39.33%的總功耗，而幾乎并沒(méi)有犧牲ADC的性能.表2為與目前已發(fā)表的相關(guān)芯片性能比較.

表2　本文與目前已發(fā)表相關(guān)芯片性能比較

5　結(jié)論

本文提出了一種應(yīng)用于生物醫(yī)學(xué)可穿戴設(shè)備的超低功耗SAR ADC，采用分段電容陣列以及vcm-based結(jié)構(gòu)來(lái)減小DAC總電容，采用電壓窗口技術(shù)來(lái)減小比較器的功耗.同時(shí)利用堆棧晶體管以及多閾值晶體管結(jié)構(gòu)來(lái)減小數(shù)字電路的功耗以及低頻下的漏電流.ADC采用55 nm工藝進(jìn)行設(shè)計(jì)和仿真，在0.6V電源電壓，10kS/s的采樣頻率下，其SNDR為73.3dB，總功耗為432nW，F(xiàn)OM值為11.4fJ/Conv.電壓窗口技術(shù)在幾乎不影響ADC性能的情況下減小了的71.88%比較器功耗和39.33%的總功耗.

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汪正鋒男，1990年06月出生，湖北黃梅人.2012年畢業(yè)于重慶郵電大學(xué)光電工程學(xué)院微電子學(xué)專業(yè)，2012年起于電子科技大學(xué)微電子與固體電子學(xué)院微電子與固體電子學(xué)專業(yè)就讀研究生，主要從事數(shù)?；旌霞呻娐吩O(shè)計(jì).

E-mail: wangzhf0832@163.com

寧寧(通訊作者)男，1981年01月出生，山西榆次人.2002年和2007年獲電子科技大學(xué)微電子學(xué)與固體電子學(xué)專業(yè)學(xué)士和博士學(xué)位，畢業(yè)后留在電子科技大學(xué)微電子與固體電子學(xué)院任教，2009年至今任職副教授.主要從事新型功率半導(dǎo)體器件與集成電路和系統(tǒng)、專用集成電路與系統(tǒng)、SOC/SIP系統(tǒng)芯片技術(shù)等方向的研究工作.E-mail: ning-ning@ uestc.edu.cn

An Ultra-LowPower SAR ADC with Voltage Window Technique

WANG Zheng-feng，NING Ning，WU Shuang-yi，DU Ling，JIANG Min，YAN Xiao-yan，WANG Wei
(State Key Lab of Electronic Thin Film and Integrated Devices，University of Electronic Science and Technology of China，Chengdu，Sichuan 610054，China)

Abstract:An ultra-low power successive approximation register analog-to-digital converter for biomedical application is proposed.Many ultra-low power design methods are utilized for its main modules.The digital-to-analog converter(DAC)employs a vcm-based and split capacitor array structure to cut down the total capacitance，so as the power consumption.Voltage window technique is used to decrease the power consumption of the comparator without sacrificing its accuracy.Furthermore，stack forcing and multi-Vt design approaches are used to reduce the leakage current under low frequency.The proposed SAR ADC is designed and simulated in 55nm process.With 0.6V power supply and 10kS/s sampling rate，the ADC achieves a signal-to-noise-and-distortion-ratio(SNDR)of 73.3dB.The total power consumption is 432nW and the figureof-merit(FOM)is 11.4fJ/Conv.

Key words:analog-to-digital converter(ADC); successive approximation register(SAR); voltage window; ultralow power

作者簡(jiǎn)介

基金項(xiàng)目:國(guó)家自然科學(xué)基金(No.61404022);中央高?；究蒲袠I(yè)務(wù)費(fèi)(No.ZYGX2012Z007)

收稿日期:2014-06-19;修回日期: 2014-09-24;責(zé)任編輯:孫瑤

DOI:電子學(xué)報(bào)URL：http: / /www.ejournal.org.cn10.3969/j.issn.0372-2112.2016.01.031

中圖分類號(hào)：TN402

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：0372-2112(2016)01-0211-05