基于FPGA的探地雷達(dá)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

程昌彥,李太全

(長(zhǎng)江大學(xué) 物理科學(xué)與光電工程學(xué)院，湖北 荊州 434020)

基于FPGA的探地雷達(dá)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

程昌彥,李太全

(長(zhǎng)江大學(xué) 物理科學(xué)與光電工程學(xué)院，湖北 荊州 434020)

基于探地雷達(dá)數(shù)據(jù)采集系統(tǒng)對(duì)數(shù)字化集成化的需求，提出了一種基于FPGA的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，用于采集探地雷達(dá)回波信號(hào)。FPGA直接通過控制精密延時(shí)芯片MC100EP196對(duì)采樣脈沖進(jìn)行延時(shí)調(diào)整，控制采樣脈沖的延時(shí)步進(jìn)，系統(tǒng)最大采樣率理論值達(dá)到100 GS/s，并且時(shí)窗可以任意調(diào)整。給出了設(shè)計(jì)方案，對(duì)系統(tǒng)的工作原理和特點(diǎn)進(jìn)行了詳細(xì)的說明。通過與示波器對(duì)比以及分析采集測(cè)試效果圖，得到穩(wěn)定有效的數(shù)據(jù)，實(shí)際采樣率達(dá)到20 GS/s，證明了系統(tǒng)的可行性。

探地雷達(dá)；等效采樣；延時(shí)芯片；高速數(shù)據(jù)采集；MC100EP196；AD9629

0 引言

探地雷達(dá)是一種有效的淺層地質(zhì)勘探儀器,該儀器多為沖擊型探地雷達(dá)，其回波是一個(gè)寬度為納秒或亞納秒級(jí)的窄脈沖[1]，在電路上難以實(shí)現(xiàn)對(duì)此快速的信號(hào)直接采樣分析，現(xiàn)多以等效采樣方法采集雷達(dá)回波[2]。等效采樣需要一個(gè)精確的時(shí)間步進(jìn)取樣脈沖，產(chǎn)生該脈沖的方法有快慢斜波信號(hào)法[3],通過比較器產(chǎn)生相位步進(jìn)的取樣脈沖，也有使用電容充放電原理的方法[4]，這些方法借助比較器產(chǎn)生取樣脈沖，容易受到電源電壓、噪聲干擾等影響產(chǎn)生時(shí)鐘抖動(dòng)，降低模數(shù)轉(zhuǎn)換的信噪比，特別是對(duì)高頻信號(hào)的取樣，信噪比下降更加嚴(yán)重。還有使用多片ADC交替采樣的原理[5-6]，但需要占用更多的布局空間和成本，對(duì)時(shí)鐘同步性要求也較高。本文提出的方法是直接通過控制數(shù)字延時(shí)芯片產(chǎn)生步進(jìn)延時(shí)來等效采集雷達(dá)回波[7]，通過FPGA調(diào)整時(shí)窗，是一個(gè)集成化的數(shù)字系統(tǒng)，具有結(jié)構(gòu)簡(jiǎn)單、成本低、調(diào)節(jié)控制方便和抗干擾性強(qiáng)等優(yōu)點(diǎn)。

1 等效采樣原理

常用的等效采樣有隨機(jī)等效采樣和順序等效采樣，隨機(jī)等效采樣的觸發(fā)點(diǎn)與采樣脈沖之間的時(shí)間間隔是隨機(jī)的，而順序等效采樣則是步進(jìn)增加的[8]，本設(shè)計(jì)采用順序等效采樣的原理。順序等效采樣原理如圖1所示。

設(shè)待測(cè)信號(hào)為S(t)，該信號(hào)為周期重復(fù)信號(hào)，周期為T，則S(t)=S(nT+t)。令采樣周期為Ts=T+Δt，在t=0時(shí)采樣取得信號(hào)S0=S(0)，在t=T+Δt時(shí)取得信號(hào)S1=S(T+Δt)=S(Δt)。依次類推，在t=n(T+Δt)時(shí)取得信號(hào)為Sn=S(nT+nΔt)=S(nΔt)。最后得到樣品序列S0,S1,S2…Sn。顯然，這些樣品與周期Δt的實(shí)時(shí)采樣結(jié)果相同。若以Δt為周期的采樣滿足采樣定理，則上述的等效采樣就能夠取得S(t)的完整信息[9]。決定采樣率的大小的關(guān)鍵在于能否得到足夠小的Δt。在探地雷達(dá)系統(tǒng)中，發(fā)射機(jī)的觸發(fā)信號(hào)是一個(gè)重復(fù)信號(hào)，接收到的回波也是在一個(gè)時(shí)窗中的重復(fù)信號(hào)，雷達(dá)回波信號(hào)可以看成是相對(duì)于啟動(dòng)脈沖的重復(fù)周期性信號(hào)，所以用順序等效采樣的方法來分析雷達(dá)回波信號(hào)是一個(gè)可行的方法。

圖1 等效采樣原理

2 數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

由圖1可知，數(shù)據(jù)采集系統(tǒng)中提高采樣率的關(guān)鍵就是如何得到精細(xì)穩(wěn)定的延時(shí)Δt?？煽匮訒r(shí)芯片MC100EP196具有最小步進(jìn)延時(shí)10ps的精度，通過控制10位數(shù)據(jù)輸入端口，可在0～1024ps內(nèi)調(diào)節(jié)延時(shí)量。其最大等效采樣率理論上可達(dá)100GS/s,完全滿足雷達(dá)回波數(shù)據(jù)采集系統(tǒng)對(duì)采樣率的要求。

數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)如圖2所示，其中控制延時(shí)步進(jìn)和時(shí)序同步是設(shè)計(jì)的關(guān)鍵。

圖2 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)

數(shù)據(jù)采集系統(tǒng)主要由FPGA、可控延時(shí)芯片MC100EP196和12位模數(shù)轉(zhuǎn)換器AD9629組成。雙口RAM存儲(chǔ)AD9629采集的數(shù)據(jù)，時(shí)基控制模塊控制整個(gè)系統(tǒng)的時(shí)序同步，讀控制模塊和寫控制模塊實(shí)現(xiàn)雙口RAM的讀寫，由時(shí)基控制模塊保證讀寫時(shí)序的同步。DCO為AD9629的數(shù)據(jù)輸出時(shí)鐘信號(hào)，每采集到一個(gè)數(shù)據(jù)DCO產(chǎn)生一個(gè)脈沖信號(hào)，寫控制模塊通過DCO讀取AD9629的數(shù)據(jù)到雙口RAM。ARM控制器一方面連接數(shù)據(jù)與上位機(jī)之間的通信，由上位機(jī)通過啟動(dòng)命令啟動(dòng)系統(tǒng)工作；另一方面將采集到的數(shù)據(jù)通過USB傳輸?shù)缴衔粰C(jī)。

在啟動(dòng)脈沖的作用下，時(shí)基控制部分開始工作，由同一個(gè)100MHz時(shí)鐘源通過計(jì)數(shù)器分頻產(chǎn)生2路脈沖Tri_clk和Delay_clk。Tri_clk脈沖作為發(fā)射機(jī)發(fā)射脈沖源的觸發(fā)脈沖，Delay_clk脈沖經(jīng)過MC100EP196精確延時(shí)后作為數(shù)據(jù)的采集脈沖，觸發(fā)脈沖與采集脈沖的時(shí)間間隔為：

Δts=ta+N×Tc+nΔt。

(1)

式中，ta是為了補(bǔ)償2個(gè)脈沖之間的固有延遲，用于調(diào)整直達(dá)波的位置；Tc=10 ns，是100MHz時(shí)鐘源的周期；Δt是MC100EP196的精確延時(shí)步長(zhǎng)。通過調(diào)整n可以調(diào)整Δts的精細(xì)時(shí)間，調(diào)整N實(shí)現(xiàn)Δts的10ns步進(jìn)。

脈沖Delay_clk通過MC100EP196的精細(xì)時(shí)間調(diào)整由輸入控制信號(hào)D_port[0∶9]控制，設(shè)D_port[0∶9]的值為Delay_reg，初始值為0，寫控制模塊檢測(cè)到DCO脈沖后使能寫信號(hào)w_en，將數(shù)據(jù)存入雙口RAM中，并且雙口RAM的存儲(chǔ)地址增加一個(gè)單位。采集下一個(gè)點(diǎn)時(shí)Delay_reg值增加Delay_step，直到Delay_reg值為1 000時(shí)完成了一次10ns時(shí)窗的精確采樣。

數(shù)據(jù)采集過程的時(shí)序示意圖如圖3所示，啟動(dòng)脈沖和Tri_clk頻率都為200K，Delay_clk為25M，Tri_clk是一個(gè)相位可調(diào)整的脈沖信號(hào)。當(dāng)Delay_reg的值達(dá)到最大值1 000時(shí)數(shù)值清零，完成了一次10ns時(shí)窗的采樣，此時(shí)為了擴(kuò)大時(shí)窗，Tri_clk相位向前調(diào)整一個(gè)10ns，進(jìn)行下一個(gè)10ns時(shí)窗的采樣。通過不斷的調(diào)整Tri_clk，使最終的采樣時(shí)窗范圍以10ns步進(jìn)可調(diào)。因?yàn)闀r(shí)基控制是由同一個(gè)時(shí)鐘經(jīng)過計(jì)數(shù)器分頻得到的，所以三路脈沖信號(hào)滿足同步關(guān)系。

圖3 時(shí)窗調(diào)整時(shí)序

改變Delay_step的值，可以改變采樣率，假如Delay_step的值為1，那么Δt以最小步進(jìn)10ps進(jìn)行采樣，即達(dá)到最高采樣率100GS/s，Tri_clk的頻率只有200K，時(shí)窗動(dòng)態(tài)調(diào)整范圍大，所以該系統(tǒng)是一個(gè)采樣率高，時(shí)窗調(diào)節(jié)范圍大的數(shù)據(jù)采集系統(tǒng)，非常適合應(yīng)用于像探地雷達(dá)這樣需要高采樣率、時(shí)窗調(diào)節(jié)范圍大的數(shù)據(jù)采集系統(tǒng)中。

3 測(cè)試結(jié)果分析

數(shù)據(jù)采集端接上發(fā)射機(jī)觸發(fā)脈沖輸出端，直接測(cè)量觸發(fā)脈沖的波形，采樣率調(diào)整到10GS/s，時(shí)窗為100ns，測(cè)量結(jié)果如圖4中實(shí)線所示。安捷倫寬帶數(shù)字示波器測(cè)量結(jié)果如圖4中虛線所示，兩者測(cè)量的結(jié)果基本吻合。將發(fā)射機(jī)觸發(fā)脈沖輸出端和數(shù)據(jù)采集端輸入端分別接偶極子天線，采樣率調(diào)整到20GS/s，時(shí)窗為100ns，測(cè)試2根天線直接耦合的結(jié)果,測(cè)試效果如圖5所示，從圖5中可以明顯看到回波信號(hào)耦合情況。由測(cè)量結(jié)果可知，本設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)可以實(shí)現(xiàn)對(duì)探地雷達(dá)對(duì)回波信號(hào)的采集。

圖4 采集系統(tǒng)輸出和示波器測(cè)試比較

圖5 探地雷達(dá)測(cè)試效果

4 結(jié)束語

前端采集電路設(shè)計(jì)和制作電路板時(shí)應(yīng)注意對(duì)高頻信號(hào)的處理以及抗電磁干擾的措施[10-12]，采樣率越高，系統(tǒng)對(duì)時(shí)鐘穩(wěn)定性要求越高，任何外部干擾和內(nèi)在因素都可能造成時(shí)鐘抖動(dòng)過大，導(dǎo)致測(cè)量精度誤差[13-14]，使用高性能的時(shí)鐘芯片可以有效降低時(shí)鐘抖動(dòng)。系統(tǒng)達(dá)到100GS/s最大采樣率還需要后期改善，但20GS/s的采樣率已足夠滿足探地雷達(dá)對(duì)回波采樣精度的要求。高速數(shù)據(jù)采集系統(tǒng)在探測(cè)儀器應(yīng)用中意義重大，本文設(shè)計(jì)并實(shí)現(xiàn)了最大等效采樣率達(dá)到20GS/s的數(shù)字化數(shù)據(jù)采集系統(tǒng)，成功地采集了探地雷達(dá)回波信號(hào)，裝置穩(wěn)定可靠，結(jié)構(gòu)簡(jiǎn)單，所用器件很少，成本較低，在采樣率和時(shí)窗的調(diào)整上具有靈活性的特點(diǎn)，可廣泛應(yīng)用于脈沖超寬雷達(dá)和一些對(duì)便攜式數(shù)字化以及對(duì)低成本有要求的數(shù)據(jù)采集系統(tǒng)。

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程昌彥 男，(1992—)，碩士研究生。主要研究方向：地質(zhì)儀器。

李太全 男，(1961—)，博士，副教授，碩士研究生導(dǎo)師。主要研究方向：地質(zhì)勘探儀器、地下電磁波傳播特性和目標(biāo)反演。

Design on Data Acquisition System of Ground Penetrating Radar Based on FPGA

CHENG Chang-yan,LI Tai-quan

(SchoolofPhysicsScienceandOpto-electronicEngineering,YangtzeUniversity,JingzhouHubei434020,China)

In view of the requirement of data acquisition system of ground penetrating radar (GPR) for digital integration,this paper proposes a design scheme of data acquisition system based on FPGA for GPR echo signal acquisition.The FPGA is used to perform delay adjustment for sampling pulse by controlling directly sophisticated delay chip MC100EP196 to control sampling pulse delay step.The maximum theoretical value of system sampling rate is up to 100 GS/s,and can adjust the time window.The design block diagram is given,and the operating principle and characteristics of the system are described in detail.By comparing with the oscilloscope and analyzing acquisition test results,the stable and effective data are obtained,and the actual sampling rate is up to 20 GS/s,which proves the feasibility of the system.

ground penetrating radar (GPR)；equivalent sampling；delay chip；high-speed data acquisition；MC100EP196；AD9629

10.3969/j.issn.1003-3106.2017.04.07

程昌彥,李太全.基于FPGA的探地雷達(dá)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[J].無線電工程,2017,47(4):28-30.

2017-01-10

國(guó)家自然科學(xué)基金資助項(xiàng)目(41474117)。

TN959

A

1003-3106(2017)04-0028-03