1553B總線全仿真平臺的研究與實現(xiàn)

徐 進，王靜玲，王 礁

(西安工程大學(xué) 電子信息學(xué)院，陜西 西安710048)

1553B總線全仿真平臺的研究與實現(xiàn)

徐 進，王靜玲，王 礁

(西安工程大學(xué) 電子信息學(xué)院，陜西 西安710048)

為有效掌握1553B總線技術(shù)，培養(yǎng)總線系統(tǒng)和SoC芯片開發(fā)應(yīng)用能力。介紹了一種基于HKS1553BCRT芯片的1553B總線全仿真平臺的解決方案、硬件架構(gòu)、軟件設(shè)計，并進行了大量驗證和結(jié)果分析。分析結(jié)果表明，該1553B總線全仿真平臺功能完備、性能良好，可以滿足全仿真平臺的應(yīng)用需求。1553B全仿真平臺研究對推廣1553B總線技術(shù)，以及SoC芯片的一些基本使用技巧具有良好的工程應(yīng)用價值。

1553B總線；SoC芯片；全仿真平臺

1553B總線標(biāo)準(zhǔn)是一種滿足實時性、數(shù)據(jù)完整性和系統(tǒng)高可靠性要求的通用串行多路總線標(biāo)準(zhǔn)，每條消息最多包含32 Byte，采用合理的差錯控制措施，即反饋重傳方法，故障容錯為典型的雙冗余方式[1-2]。目前，1553B總線在航空、航天、艦船及車載系統(tǒng)綜合電子系統(tǒng)中也得到了應(yīng)用[3-4]。當(dāng)前，在航空電子系統(tǒng)發(fā)展過程中，1553B總線技術(shù)方面的人才需求量越來越大，進而對培養(yǎng)1553B總線技術(shù)人才提出了新的挑戰(zhàn)[5-7]。為了解決上述問題，采用先進的SoC技術(shù)，ARM嵌入式系統(tǒng)和1553總線技術(shù)來滿足各種應(yīng)用對1553B總線的需求[8-9]。通過研究HKS1553BCRT芯片的基本接口電路和1553B總線功能接口，根據(jù)SoC(System on Chip)芯片的體系架構(gòu)特點以及1553B總線的技術(shù)特點，分別介紹了1553B總線全仿真平臺的硬件、軟件的設(shè)計與實現(xiàn)，并對其進行驗證和測試分析，驗證其可行性[10-11]。

1 全仿真平臺硬件研究與實現(xiàn)

1553B總線全仿真平臺實現(xiàn)了1553B總線BC/RT通信功能、UART通信功能、Flash存儲電路功能、中斷功能以及GPIO擴展等功能，滿足實驗仿真需求。其中主機接口電路采用FPGA芯片將PCI總線接口轉(zhuǎn)化為USB接口，更便于應(yīng)用[12]。1553B總線全仿真平臺功能框圖如圖1所示。

1.1 電源電路

1553B總線全仿真平臺采用電源適配器供電，供電電壓為5 V，電流為3 A。1553B總線全仿真平臺電源電路將外部電源引入的5 V電壓進行電壓轉(zhuǎn)換，來滿足不同電路對電壓的不同需求。電源適配器分別經(jīng)過電源芯片進行變化將5 V的電源轉(zhuǎn)化為不同的電壓需求：TPS75733芯片將5 V的電壓轉(zhuǎn)換為3.3 V的電壓為整板主要工作電壓；TPS75725芯片將5 V電壓轉(zhuǎn)換為2.5 V電壓，為FPGA工作的輔助電壓；TPS75718芯片將5 V電壓轉(zhuǎn)換為1.8 V的電壓，為HKS1553BCRT芯片的內(nèi)核電壓；TPS74401芯片將5 V電壓轉(zhuǎn)換為1.2 V電壓，為FPGA內(nèi)核電壓。

圖1 1553B總線全仿真平臺功能架構(gòu)圖

1.2 時鐘電路

1553B總線全仿真平臺的設(shè)計有4個晶振提供時鐘源，時鐘頻率分別為33 MHz、12 MHz、3.686 4 MHz和50 MHz。其中 33 MHz為HKS1553BCRT芯片系統(tǒng)時鐘，12 MHz為HKS1553BCRT芯片內(nèi)部1553協(xié)議處理器工作時鐘，3.686 4 MHz為HKS1553BCRT芯片內(nèi)部UART控制器工作時鐘。時鐘頻率為50 MHz的晶振為FPGA提供時鐘源，為FPGA芯片內(nèi)部邏輯工作需要。

1.3 1553B通信電路

1553B總線通信功能是1553B總線全仿真平臺的主要功能。此功能的實現(xiàn)主要是HKS1553BCRT芯片高性能的1553B總線協(xié)議處理器功能。采用SoC芯片進行1553B總線驅(qū)動電路設(shè)計可以保證系統(tǒng)更加穩(wěn)定、可靠，同時也大幅降低了功耗。1553B總線通信采用雙冗余設(shè)計，電路包括1553B總線收發(fā)器，1553B總線信號耦合器以及1553總線線纜連接器。

1.4 UART通訊電路

HKS1553BCRT芯片支持兩路UART接口，一般情況下一路用來通信，另一路用來調(diào)試。1553B總線全仿真平臺將HKS1553BCRT芯片兩路串口完全引出，為了滿足不同通信方式的需求，設(shè)計將兩路UART接口進行擴展為1路RS232、1路為RS422和RS485。RS232總線接口通過UART0引出，RS422和RS485通過UART1接口引出，為了避免RS422和RS485沖突，在外部用開關(guān)進行隔離控制。RS485是半雙工通信，在收發(fā)器芯片配置有收發(fā)使能控制信號，由于HKS1553BCRT芯片UART控制器沒有專門的控制引腳，所以需要借助1個GPIO端口來實現(xiàn)RS485的使能控制。

1.5 GPIO擴展

HKS1553BCRT芯片提供8路GPIO端口，每個GPIO端口可單獨編程為輸入、輸出、三態(tài)。為了增加開發(fā)設(shè)計的豐富性，1553B總線全仿真平臺設(shè)計時依托HKS1553BCRT芯片 GPIO功能進行多項擴展設(shè)計，包括LED燈控制、8段數(shù)碼管控制、蜂鳴器控制和4×4鍵盤輸入控制等擴展項。

1.6 USB擴展主機接口

接口轉(zhuǎn)換通過一片F(xiàn)PGA處理器來實現(xiàn)，HKS1553BCRT芯片的主機接口連接至FPGA的IO管腳，F(xiàn)PGA通過內(nèi)部邏輯來訪問HKS1553BCRT芯片的主機接口。FPGA處理器與USB驅(qū)動芯片F(xiàn)T232H相連接，F(xiàn)PGA通過讀寫FT232H端口FIFO來與之交換數(shù)據(jù)。FT232H驅(qū)動USB接口通過USB傳輸線與PC機進行通信。PC機利用上位機軟件通過USB接口與全仿真平臺通信，實現(xiàn)全仿真平臺的控制與上層開發(fā)。FPGA的作用就是通過內(nèi)部邏輯，將通信數(shù)據(jù)分別轉(zhuǎn)換為通信可以識別的編碼形式。

2 軟件實現(xiàn)

1553B總線全仿真平臺軟件分為3個部分：上層應(yīng)用軟件(MBI_APP)、驅(qū)動軟件(MBI_DRV)、底層傳輸軟件(MBI_IRAN)。其中MBI_APP作為上層應(yīng)用軟件安裝在子系統(tǒng)主機上，提供給用戶，并作為主機與用戶之間的交互界面[15]。MBI_TRAN軟件適駐留在MBI模塊的Flash上，系統(tǒng)上電后SoC芯片會自動從Flash芯片加載MBI_TRAN軟件并運行。MBI_TRAN軟件主要實現(xiàn)響應(yīng)系統(tǒng)應(yīng)用發(fā)送的控制命令和和正常數(shù)據(jù)傳輸功能。MBI_TRAN軟件包括MBI模塊啟動程序、主機命令響應(yīng)模塊、中斷處理模塊，傳輸軟件組織結(jié)構(gòu)如圖2所示。

圖2 傳輸軟件組織結(jié)構(gòu)

MBI_DRV作為應(yīng)用軟件和系統(tǒng)硬件資源的中間層，為應(yīng)用軟件提供訪問系統(tǒng)硬件資源接口函數(shù)，為系統(tǒng)提供控制MBI模塊接口和數(shù)據(jù)收發(fā)接口，其主要接口功能有：MBI控制接口、RTC控制接口、消息控制接口、系統(tǒng)控制接口、模塊控制接口及終端服務(wù)程序，驅(qū)動軟件組織結(jié)構(gòu)如圖3所示。子系統(tǒng)主機軟件根據(jù)任務(wù)的需求通過調(diào)用標(biāo)準(zhǔn)程序?qū)崿F(xiàn)1553B總線通信。子系統(tǒng)主機應(yīng)用軟件與MBI軟件調(diào)用關(guān)系如圖4所示。

圖3 驅(qū)動軟件組織結(jié)構(gòu)

圖4 子系統(tǒng)主機應(yīng)用軟件與MBI軟件調(diào)用關(guān)系

3 驗證及測試分析

首先需要對硬件部分進行驗證，主要是對輸入輸出信號的電氣特性進行驗證。驗證方法如下：設(shè)置1553B全仿真平臺為BC工作方式，編程不斷讓其對外發(fā)送命令字。通過觀察1553B總線全仿真平臺經(jīng)過變壓器輸出的信號與標(biāo)準(zhǔn)信號進行對比，得到如下驗證結(jié)果：在變壓器耦合方式下的峰峰之間的電壓在18～27 V之間，上升下降時間(電平由峰峰值10%～90%的時間)，上下電噪聲(上下電瞬間的輸出)，過零點穩(wěn)定性驗證，終端驗證數(shù)據(jù)的正負是否在500 ns、100 ns、1 500 ns、2 000 ns、2 500 ns、3 000 ns，輸出波形畸變應(yīng)<900 mV。驗證結(jié)果均能滿足1553B總線指標(biāo)，說明硬件部分滿足要求。

協(xié)議符合性驗證，主要包含的驗證項：指令的響應(yīng)要求終端對所有的合法指令做出正確的響應(yīng)；消息間隔要求最小間隔為 2.0 μs，有效指令字的間隔時間為2.0～6.0 μs，時間超過7.0 μs時，應(yīng)作無響應(yīng)超時處理； 傳輸速率應(yīng)是 1.0 Mbit·s-1，用來發(fā)送編碼數(shù)據(jù)的各個內(nèi)部時鐘的長期穩(wěn)定性為 0.1%(即 500 Hz)；奇校驗驗證采用字的最后一位應(yīng)用作前16位的奇偶校驗，字長應(yīng)為16位有效位加同步頭加奇偶校驗位，總共 20位；驗證曼徹斯特型雙相電平碼的編碼碼間錯誤；驗證同步頭編碼出現(xiàn)錯誤的檢測能力；驗證消息中數(shù)據(jù)字各種錯誤檢測能力、驗證方式指令錯誤檢測能力。經(jīng)驗證明，1553B總線全仿真平臺的協(xié)議符合性滿足要求。設(shè)計完成的1553B總線全仿真平臺能否成功通信是設(shè)計方案是否正確的關(guān)鍵。選取合適的兩臺PC機和設(shè)計完成的1553B總線全仿真平臺組建了簡易的測試平臺，在PC機上安裝ADS1.2和VC++6.0集成開發(fā)環(huán)境及Multi-ICE軟件，和其他測試硬件包括ARM仿真器，1553B總線耦合器，終止器，1553B總線線纜及連接器等器件。設(shè)計測試典型的BC與RT通信，其他功能不在此贅述。在已有的測試平臺上將待測試的1553B全仿真平臺一端設(shè)置為BC(RT)工作模式；另一端設(shè)置為RT(BC)工作模式[16]。其中設(shè)置BC向RT發(fā)送的指令字為0x0821，數(shù)據(jù)字為0x0840，設(shè)置RT在規(guī)定的時間內(nèi)響應(yīng)的狀態(tài)字為0x0800，通過測試可以觀察其測試結(jié)果如圖5所示。

圖5 BC→RT發(fā)送的消息

結(jié)果分析，根據(jù)曼徹斯特II型碼的編碼方式把測試的波形圖譯碼，分別為命令字0x0821，數(shù)據(jù)字0x0840和狀態(tài)字0x0840，證實了BC數(shù)據(jù)發(fā)送成功，1553B總線全仿真平臺返回狀態(tài)字正確，數(shù)據(jù)傳輸正確。經(jīng)過驗證，總線的的所有終端均可完成獨立RT、BC、BBC及MT功能設(shè)置，總線能完成所有消息傳輸機制的通信功能，如BC→RT、RT→BC、RT→RT等均能正常通信。

4 結(jié)束語

1553B總線全仿真平臺采用先進的SoC技術(shù)和1553B總線技術(shù)，基于HKS1553BCRT芯片研究了1553B總線全仿真平臺，對其硬件及軟件進行了研究與實現(xiàn)，并對其進行了驗證和初步的測試，驗證了1553B總線全仿真平臺的功能和性能滿足要求，證明了1553B總線全仿真平臺設(shè)計方案合理可行，具有進一步開發(fā)完善的潛力。1553B全仿真平臺的研究能夠促進技術(shù)工程人員使用ARM集成開發(fā)環(huán)境ADS1.2和VC++6.0環(huán)境開發(fā)實例，培養(yǎng)技術(shù)工程人員開發(fā)應(yīng)用能力，其對1553B總線技術(shù)及SoC技術(shù)面應(yīng)用發(fā)展提供了較好的平臺，具有良好的應(yīng)用前景。

[1] 熊華鋼.1553B 總線通信技術(shù)的應(yīng)用與發(fā)展[J].電子技術(shù)應(yīng)用,1997,23(8):27-28.

[2] 董宛,武強. 基于J2EE結(jié)構(gòu)的教學(xué)系統(tǒng)的設(shè)計與實現(xiàn)[J].計算機工程及應(yīng)用,2003,25(4):229-232.

[3] 杜改麗,封治華,王勇.1553B總線協(xié)議分析及應(yīng)用[J].儀器儀表用戶,2007,14(2):6-7.

[4] 蔣國峰,白紅.1553B總線監(jiān)控器的設(shè)計與實現(xiàn)[J].電子設(shè)計工程,2011,19(17):98-100.

[5] 邵金劍,邵宗良.1553B總線拓撲及通信協(xié)議設(shè)計[J].計算機工程,2011,37(10):270-274.

[6] 趙明陽,朱巖,張建東.基于PCI局部總線的1553B總線接口卡設(shè)計[J].現(xiàn)代電子技術(shù),2012,35(10):48-52.

[7] 楊衛(wèi)軍,許哲.1553B總線通信實驗教學(xué)研究[J].實驗室研究與探索,2013,32(11):108-109.

[8] 王蒙,張強成,李耀輝.高速1553B總線通訊控制器測試驗證系統(tǒng)研究[J].計算機測量與控制,2014,22(10):3253-3255.

[9] 趙杰,甄國涌,王宇.基于FPGA的1553B總線測試系統(tǒng)設(shè)計[J].科學(xué)技術(shù)與工程,2013,13(34):10338-10342.

[10] 張春光,陳堅.可視化CAN總線通信機制的實現(xiàn)[J]. 實驗室研究與探索,2012,31(11):107-110.

[11] 季鵬輝,任勇峰,文豐.基于FPGA 的 1553B 總線控制器設(shè)計與實踐[J].自動化與儀表,2013,26(3):26-28,40.

[12] 張惠,宇宸,王曉曼. 基于FPGA 的 1553B 總線的接口設(shè)計[J].吉林大學(xué)學(xué)報:信息科學(xué)版,2015,33(2):126-131.

[13] 劉明陽,張建東,呂程. Vxworks下1553B通信系統(tǒng)的設(shè)計與實現(xiàn)[J].計算機測量與控制，2012,20(8):2303-2305.

[14] 王丙元,天坤,張心清. 助航燈光單燈監(jiān)控系統(tǒng)的數(shù)據(jù)傳輸設(shè)計與實現(xiàn)[J].計算機測量與控制,2015,23(12):4038-4041.

[15] 章生平,郭晶晶,肖軒.1553B總線應(yīng)用層協(xié)議可靠性機制設(shè)計[J].遙測遙控,2015,36(6):52-56.

[16] 賈金艷,陳海峰,丁炳源.彈內(nèi)高速1553B總線RT端軟件設(shè)計與應(yīng)用[J].測試軟件工程,2016,24(1):162-167.

Research on and Realization of the 1553B Bus Whole Simulation Platform

XU Jin, WANG Jingling, WANG Jiao

(School of Electronics and Information, Xi’an Polytechnic University, Xi’an 710048, China)

A solution of 1553B bus full simulation platform based on HKS1553BCRT chip is introduced. The hardware architecture, 1553B bus simulation platform, and the software design are described in detail. The verification results show that the simulation platform offers comprehensive functions and good performance, meeting the requirements of the application of the simulation platform. The proposed platform has a good engineering application value in the promotion of 1553B bus technology and some of the basic skills of the SoC chip.

1553B bus; SoC chip; whole simulation platform

2016- 05- 09

國家自然科學(xué)基金資助項目(61401347)

徐進(1957-)，男，教授。研究方向：信號檢測等。王靜玲(1991-)，女，碩士研究生。研究方向：信號檢測等。

10.16180/j.cnki.issn1007-7820.2017.03.043

TN336

A

1007-7820(2017)03-157-04