一種基于ADF4108的高頻信號發(fā)生器設計

李 鵬，辛云宏

(陜西師范大學 物理學與信息技術學院，陜西 西安 710119)

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一種基于ADF4108的高頻信號發(fā)生器設計

李 鵬，辛云宏

(陜西師范大學 物理學與信息技術學院，陜西 西安 710119)

為適應對不同GHz高頻信號的需求，設計了輸出信號頻率可在一定范圍變化的GHz高頻信號發(fā)生器。該系統(tǒng)以美國ADI公司生產(chǎn)的鎖相集成芯片ADF4108為核心器件，選取MAXIM公司的MAX2750器件為壓控振蕩器，以單片機系統(tǒng)為控制單元，由此組成了一個頻率可預置的GHz高頻信號源，其信號的輸出范圍為2.4～2.5 GHz。信號輸出頻率范圍、鎖定時間、相位噪聲以及相位裕度等指標均達到了設計目標。

頻率合成；鎖相環(huán)；壓控振蕩器；相位噪聲

頻率合成技術是一種專門針對高頻信號的產(chǎn)生形成的一種頻率合成方法，隨著技術的不斷提高，頻率合成技術的指標參數(shù)也有較大進步[1]，例如相位噪聲較低、輸出頻率范圍大、雜散抑制和諧波抑制較好、頻率轉(zhuǎn)化時間較快、頻率分辨率較高等[2]。這些參數(shù)指標的提高，使得頻率合成技術的應用更加廣泛。

頻率合成技術中的一個重要部分是降低噪聲，相位噪聲是指系統(tǒng)在各種噪聲作用下引起的系統(tǒng)輸出信號相位隨機變化[3]。其是衡量頻率標準源頻穩(wěn)質(zhì)量的重要指標，隨著頻標源性能的不斷改善，相應噪聲越來越小，因而對相位噪聲譜的測量要求也越來越高。相位噪聲也是對信號時序變化的另一種測量方式，其結果在頻率域內(nèi)顯示。相位噪聲已成為限制電路系統(tǒng)的主要因素[4]。低相位噪聲對提高電路系統(tǒng)性能具有重要作用。

1 鎖相式頻率合成器原理

鎖相式頻率合成技術的主要實現(xiàn)方式就是通過鎖相環(huán)路實現(xiàn)對頻率的合成。鎖相環(huán)頻率合成器實際上是一個能夠跟蹤輸入信號相位的閉環(huán)控制系統(tǒng)。它主要由鑒相器(Phase Detector)、環(huán)路濾波器(Loop Filter)、壓控振蕩器(Voltage Controlled Oscillator)和分頻器(Divider)4部分組成[5]，其構成如圖1所示。鑒相器用于判斷鎖相環(huán)所輸出的時鐘信號和接收信號中的時鐘相差幅度。環(huán)路濾波器用于對鑒相器的輸出信號進行濾波和平滑，大多數(shù)情況下是一個低通濾波器，用于濾除由于數(shù)據(jù)的變化和其他不穩(wěn)定因素對整個模塊的影響。壓控振蕩器的輸出頻率正比于環(huán)路濾波器上的控制電壓，最終使參考時鐘與分頻器的輸出信號同頻同相，即壓控振蕩器的輸出信號頻率為參考時鐘頻率的N倍[6]?？烧{(diào)相/調(diào)頻的時鐘發(fā)生器用于根據(jù)鑒相器所輸出的信號適當?shù)卣{(diào)節(jié)鎖相環(huán)以及內(nèi)部時鐘輸出信號的頻率或相位，使得鎖相環(huán)完成上述固定相差功能。

圖1 鎖相環(huán)(PLL)結構框圖

2 高頻信號發(fā)生器電路系統(tǒng)

首先，要明確PLL電路各框圖的增益/相位-頻率特性，即傳輸特性，以及從未施加負反饋的PLL電路的整體傳輸特性，即開環(huán)特性[7-8]。鎖相環(huán)電路結構如圖2所示。

圖2 鎖相環(huán)的電路結構

鑒相器是將輸入信號的相位θi與分頻器輸出信號的相位θp進行比較，并輸出電壓vd。若鑒相器的增益為Kd，那么有

vd=Kd(θi-θo)

(1)

其中，Kd的單位是V/rad。

鑒相器的輸出信號中含有相位比較頻率中的紋波。另外，為得到VCO輸出的寄生成份小而優(yōu)質(zhì)的信號需要紋波小的輸入直流信號[9-10]。因此，壓控振蕩器VCO前面要接入稱為環(huán)路濾波器的低通濾波器。

若該環(huán)路濾波器[11]的傳輸特性為F(s)，則器輸出電壓，即壓控振蕩器VCO的輸入電壓vc為

vc=F(s)vd

(2)

由于VCO輸出的振蕩頻率與輸入直流電壓成比例，因此輸出頻率fv為

fv=Kvvd

(3)

這時壓控振蕩器VCO增益Kv的單位為rad/s。

3 鎖相環(huán)路的相位噪聲

3.1 鎖相環(huán)路系統(tǒng)整體的相位噪聲分析

鎖相環(huán)主要由分頻器、鑒相器和壓控振蕩器組成，它們自身都不同程度的會將噪聲引入到鎖相環(huán)系統(tǒng)電路中。因此，借助鎖相環(huán)路PLL的線性相位模型來研究系統(tǒng)的相位噪聲[12]，如圖3所示。

圖3 PLL合成器中壓控振蕩器的噪聲源

假設噪聲被約束在基準振蕩器和壓控振蕩器VCO內(nèi)[13]。在鎖相環(huán)路中的每個單元都會產(chǎn)生噪聲，但在高性能合成器中，振蕩器噪聲應該占主導地位，任何一個鎖相環(huán)路PLL的噪聲性能都不會比單獨的振蕩器噪聲性能優(yōu)。圖3中，鎖相環(huán)路PLL在反饋通路中有一個1/N的分頻器[8]。壓控振蕩器、鑒相器、環(huán)路濾波器及分頻器所有這些單元都假設是理想的。相位噪聲可以被看作是由每個跟在振蕩器后面的假想的相位調(diào)制器從外面加入的[14-15]。位于比較頻率fc上的基準源的相位為θc，在這個相位上再加上譜密度Wφc(f)rad/s·Hz的相位噪聲φc。加到PD上的信號相位θi=θc+φc。

工作在頻率fo上的壓控振蕩器VCO的輸出相位θo=θi+φo，其中,φ0是以譜密度為Wφo(f)的相位噪聲調(diào)制;θv是由壓控振蕩器VCO的控制電壓建立的。加到PD上的反饋相位θfb為θo/N。相位誤差是θe=θi-θfb，而壓控振蕩器VCO的相位為θv=θeKdKoF(s)/s。

在使用有關公式做處理后，可以找出壓控振蕩器VCO有噪聲是的相位輸出為[16]

(4)

其中

(5)

因此，θo的相位噪聲譜密度為

Wφ0(f)=|H(f)|2Wφc(f)+E(f)|2Wφo(f)

(6)

一個在反饋通路中存在分頻器的鎖相環(huán)PLL行為相當于一個倍頻器[17]，與所有的倍頻器相同，這樣一個鎖相環(huán)PLL將輸入端上的相位噪聲放大了N倍。然而，N的一個大值對輸出相位噪聲是有害的。

3.2 降低鎖相環(huán)路相位噪聲的方法

在實際工程中，控制相位噪聲應從以下幾個方面入手：

(1)晶體的相位噪聲和倍頻的相位噪聲要高于具體指標，因為倍頻高時，倍頻次數(shù)的減小有利于減小整體系統(tǒng)的相位噪聲；

(2)一般10 kHz以下的相位噪聲主要是改善壓控振蕩器VCO環(huán)內(nèi)相位噪聲的，在進行環(huán)路濾波器和主要的射頻電路時，盡量采用小封裝電阻，而且在設計衰減電路時，盡可能的采用π型電路，因為，每在主要射頻電路中增加一個電阻就會帶來一些相位噪聲的惡化；

(3)鎖相環(huán)路PLL對電路的設計敏感，因此，在布PCB板時，電源要遠離鎖相環(huán)PLL的主要電路，同時要注意濾波；

(4)采用高靈敏度的鑒相器有助于減小鑒相器PD和壓控振蕩器VCO之間的電路的相位噪聲對系統(tǒng)整體的的影響因此，在選擇時，選用具有較大Kφ的鑒相器和具有較小KVCO的壓控振蕩器VCO；

(5)在設計壓控振蕩器VCO的設計時，要注意選用低閃爍噪聲的震蕩管及變?nèi)荻O管。

4 系統(tǒng)硬件電路圖及仿真圖

根據(jù)上述分析設計出硬件電路圖，采用Protel2004進行繪制，具體如圖4所示。

圖4 系統(tǒng)整體硬件電路圖

ADF4108是美國ADI公司生產(chǎn)的一款高性能鎖相頻率合成芯片，芯片內(nèi)部包含有24位輸入寄存器，14位R計數(shù)器，R計數(shù)鎖存器，功能鎖存器，A、B計數(shù)鎖存器，鑒頻鑒相器，環(huán)路檢測，電荷泵，電流設置1，電流設置2，前置分頻器P/(P+1)，13位B計數(shù)器，6位A計數(shù)器和多路復用器等電路組成。

MAX2750 芯片內(nèi)部包含有振蕩器核心電路、緩沖放大器、偏置電路、變?nèi)荻O管和電感所組成的諧振回路，芯片輸出連緩沖輸出的直接連接。調(diào)諧電壓范圍是0.4～2.4 V。MAX2750芯片的輸出頻率接到混頻器。此外VCO輸出頻率范圍為 2.4～2.5 GHz，對于設計的要求剛好符合控制部分為單片機STC12C4052AD，設計采用臺灣宏晶公司的STC12C4052AD單片機對鎖相環(huán)芯片進行控制，將頻率控制字送入ADF4108。整個控制模塊主要分為硬件電路和軟件控制程序設計。

THS4302是美國德州儀器公司推出的新型固定增益放大器，它具有低失真、高斜率、低噪聲和超過2 GHz的增益帶寬積。THS4302作為運放，在100 MHz頻率輸入時，可驅(qū)動100 Ω負載,其三階輸出截取點(OIP3)可高達46 dBm，這和以前的相同固定電壓增益的運算放大器相比，具有更佳的線性增益變化及更低的功耗。

通過利用美國ADI公司專門推出的輔助仿真軟件ADIsimPLL仿真系統(tǒng)噪聲[14]如圖5所示。

鎖相環(huán)芯片 ADF4108 作為系統(tǒng)的主控芯片，它引起的噪聲可表示為

Phase noise=-219+10log(fPFD)+20logN

(7)

其中,鑒相頻率是 4 MHz，N分頻比是 600，那么計算出鎖相環(huán)芯片 ADF4108 引起的相位噪聲約是-97.4 dBc/Hz@1kHz，初步估計偏移頻率 5 MHz 的相位噪聲滿足設計要求，只需控制好高穩(wěn)定的參考源晶振的相位噪聲和 VCO 相位噪聲即可實現(xiàn)系統(tǒng)設計目標。

圖5表明了系統(tǒng)噪聲各部分的組成，包括環(huán)路濾波器、鎖相環(huán)芯片、VCO、參考源4部分噪聲。從圖中可以直觀的看出系統(tǒng)總體噪聲在<110 dBc/Hz@5 MHz以下，符合設計目標。

圖6為頻率切換時間的仿真結果，從圖中可以看出，頻率轉(zhuǎn)換到下一個頻點穩(wěn)定狀態(tài)的切換時間位2 μs，切換時間較短，滿足設計要求。

圖5 相位噪聲仿真圖

圖6 頻率切換時間的仿真圖

5 結束語

通過進行基于ADF4108頻率合成器芯片對GHz的鎖相頻率合成器的成功設計，加上理論設計指導，減輕了設計過程中繁重的計算量，始終能將設計目的和設計過程有效地結合，有助于簡捷快速地設計出符合要求的頻率合成器。在設計過程中，先進行前期的理論分析指導，對實際的設計工作將有較大幫助，成功實現(xiàn)了2.4 GHz頻率的輸出。利用Protel 2004進行了電路原理圖的設計，并用單片機STC12C4052AD控制輸出頻率，ADF4108輸出控制信號，然后使MAX2750輸出設定頻率的信號，再用THS4302對輸出信號進行放大。最終，完成2.4～2.5 GHz 頻率合成器的制作。

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The Design of High Frequency Signal Generator Based on ADF4108

LI Peng，XIN Yunhong

(School of Physics & Information Technology, Shaanxi Normal University, Xi’an 710119, China)

With the development of modern communication, radar and electronic countermeasure, frequency synthesis source—GHz frequency increasingly plays an important role in the entire electronic system. In order to fit the requirements of different signals of GHz frequency, the generator for signals of GHz frequency is designed according to the output signal frequency with a certain range. This system chooses phase lock chip ADF4108 as the core component produced by ADI Company and MAX2750 as voltage-controlled oscillator produced by MAXIM Company, regarding the single-chip system as the control unit, so that the signal source of GHz frequency is formed with a preset frequency. Its output signal range is 2.4～2.5 GHz. The output frequency range, frequency synthesizer lock time, phase noise and phase margin and other indicators have reached the design objective.

frequency synthesis;phase-locked loop;voltage-controlled oscillator;phase noise

10.16180/j.cnki.issn1007-7820.2016.12.002

2016- 03- 05

國家自然科學基金資助項目(11574192)；中央高?；A研究基金資助項目(GK201301009)

李鵬(1990-)，男，碩士研究生。研究方向：射頻信號。辛云宏 (1967-)，男，教授。研究方向：微弱信號處理。

TN74

A

1007-7820(2016)12-005-04