基于CPLD的面陣CCD驅(qū)動(dòng)

趙錫年，瑚 琦，高鵬飛

(上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院，上海 200093)

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基于CPLD的面陣CCD驅(qū)動(dòng)

趙錫年，瑚 琦，高鵬飛

(上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院，上海 200093)

為實(shí)現(xiàn)對(duì)面陣CCD的驅(qū)動(dòng)，采集實(shí)時(shí)圖像，設(shè)計(jì)了電源驅(qū)動(dòng)和數(shù)據(jù)轉(zhuǎn)換系統(tǒng)。系統(tǒng)采用復(fù)雜可編程邏輯器件(CPLD)對(duì)一款薄型背照式面陣CCD進(jìn)行驅(qū)動(dòng)。使用Verilog硬件描述語(yǔ)言(HDL)編寫(xiě)CPLD控制模塊，控制CCD的信號(hào)采集、信號(hào)轉(zhuǎn)移和信號(hào)傳輸。根據(jù)CCD的數(shù)據(jù)手冊(cè)，設(shè)計(jì)CCD所需的電源，以便對(duì)其進(jìn)行驅(qū)動(dòng)。利用A/D芯片中的相關(guān)雙采樣(CDS)特點(diǎn)，對(duì)輸出的視頻信號(hào)進(jìn)行處理，過(guò)濾視頻信號(hào)中的復(fù)位噪聲和1/f等低頻噪聲，提高系統(tǒng)的信噪比。該系統(tǒng)采用CPLD作為核心控制器件，充分利用了CPLD高速并行且"可編程"的特點(diǎn)，和CCD對(duì)環(huán)境變化的高度敏感，使得信號(hào)采集和傳輸?shù)乃俾示^快，且輸出視頻信號(hào)穩(wěn)定。

薄型背照式面陣CCD；復(fù)雜可編程邏輯器件；Verilog HDL

電荷耦合器件(Charge-Coupled Device，CCD)又稱(chēng)圖像傳感器，廣泛應(yīng)用于天文觀察、衛(wèi)星成像、醫(yī)學(xué)攝像等領(lǐng)域[1]。CCD的基本功能就是將光照射到CCD硅片上產(chǎn)生的電荷進(jìn)行存儲(chǔ)與轉(zhuǎn)移[2]，而在存儲(chǔ)和轉(zhuǎn)移過(guò)程中，常用的CCD一般均存在著易受外界干擾，工作不穩(wěn)定等缺點(diǎn)，但本文采用薄型背照式CCD。背照式CCD避免了正面結(jié)構(gòu)的吸收損失，其峰值量子效率可達(dá)90%以上[3]。同時(shí)，在較大程度上避免了外界的干擾等問(wèn)題。此系統(tǒng)主要是根據(jù)S10420-1106-01系列CCD手冊(cè)，設(shè)計(jì)CCD的供電模塊，并采用CPLD為核心控制模塊，控制驅(qū)動(dòng)CCD信號(hào)采集、信號(hào)轉(zhuǎn)移和信號(hào)讀取的時(shí)序。系統(tǒng)充分利用了CPLD高速并行且“可編程”的特點(diǎn)，簡(jiǎn)化了硬件設(shè)計(jì)的難度，能實(shí)現(xiàn)CCD的高速采集，成本也大幅降低[4]。此外，系統(tǒng)在信號(hào)處理部分，采用相關(guān)雙采樣CDS技術(shù)，此方法不僅可較好地濾除復(fù)位噪聲，且對(duì)TDI-CCD傳感器的水平時(shí)鐘驅(qū)動(dòng)及電源地線耦合串?dāng)_噪聲、傳輸放大器的白噪聲和1/f噪聲等成分也有一定的濾除作用[5]。

1 總體設(shè)計(jì)

此系統(tǒng)的設(shè)計(jì)包含了硬件設(shè)計(jì)和軟件設(shè)計(jì)，但在模塊上，又分為電源驅(qū)動(dòng)模塊和A/D轉(zhuǎn)換模塊。整體采用Altera CPLD為控制核心，控制驅(qū)動(dòng)CCD的垂直位移信號(hào)、水平位移信號(hào)、累積信號(hào)、轉(zhuǎn)移信號(hào)和復(fù)位信號(hào)的輸出波形，以及驅(qū)動(dòng)A/D轉(zhuǎn)換芯片的時(shí)序波形。其次，電源模塊是以5 V電源通過(guò)電源轉(zhuǎn)換芯片獲得CCD所需的各種電壓及CPLD的驅(qū)動(dòng)電壓；A/D轉(zhuǎn)換模塊是將CCD采集得到的信號(hào)OS轉(zhuǎn)換為數(shù)字信號(hào)，便于上位機(jī)的處理。系統(tǒng)框圖如圖1所示。

圖1 CCD采集系統(tǒng)框圖

1.1 參數(shù)說(shuō)明

系統(tǒng)所驅(qū)動(dòng)的CCD是Hamamatsu公司的S10420-1106-01系列薄型背照式CCD，作為感光元件，具有更加優(yōu)良的感光度和噪聲低、響應(yīng)頻譜寬等優(yōu)點(diǎn)，其主要特性參數(shù)如表1所示。

表1 CCD主要特征參數(shù)

S10420-1106-01系列CCD是一款面陣式CCD，其驅(qū)動(dòng)方式一般有IC驅(qū)動(dòng)、EPROM驅(qū)動(dòng)、DSP驅(qū)動(dòng)、單片機(jī)驅(qū)動(dòng)和FPGA/CPLD驅(qū)動(dòng)幾種。由于可編程邏輯器件(PLD)設(shè)計(jì)法實(shí)現(xiàn)的系統(tǒng)集成度高、速度快、可靠性好[6]，故本系統(tǒng)使用PLD驅(qū)動(dòng)。其工作原理是利用CCD先進(jìn)行圖像信號(hào)采集，即對(duì)CCD進(jìn)行曝光，利用像元將光信號(hào)轉(zhuǎn)換為電信號(hào)，然后通過(guò)時(shí)序驅(qū)動(dòng)將CCD上所有電信號(hào)先縱向轉(zhuǎn)移到厚硅層(Dead Layer)，再將每一列收集的電信號(hào)傳輸出去。

1.2 軟件設(shè)計(jì)

軟件設(shè)計(jì)主要分兩部分：CCD和A/D轉(zhuǎn)換的時(shí)序驅(qū)動(dòng)。

根據(jù)S10420-1106-01系列CCD數(shù)據(jù)手冊(cè)，CCD的驅(qū)動(dòng)時(shí)序主要包含Integration time、Vertical binning period和Readout period這3個(gè)階段[7],具體時(shí)序如圖2所示。

圖2 CCD時(shí)序圖

參照數(shù)據(jù)手冊(cè)的要求，實(shí)現(xiàn)了如圖2所示的驅(qū)動(dòng)時(shí)序，然后通過(guò)Modelsim軟件對(duì)其進(jìn)行仿真驗(yàn)證。Modelsim軟件是一款優(yōu)秀的HDL語(yǔ)言仿真軟件，其能夠提供友好的仿真環(huán)境，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件[8]。得到3個(gè)階段的時(shí)序具體如圖3所示。

圖3 Modelsim仿真時(shí)序

這里只列出了Vertical binning period和Readout period兩段時(shí)序的轉(zhuǎn)換階段。主要是整個(gè)時(shí)序的周期過(guò)長(zhǎng)，無(wú)法全面且細(xì)致的截圖，且Integration time和Readout period基本相似，故而只列出轉(zhuǎn)換階段的時(shí)序，表達(dá)信號(hào)直接的關(guān)系。其中，系統(tǒng)時(shí)鐘頻率為50 MHz，Term[8]、Term[7]表示的是P1V、P2V信號(hào)，相互之間相差180°，頻率為125 kHz；Term[6]表示的是TG信號(hào)，與P2V信號(hào)同步；Term[5:2]表示的是P1H、P2H、P3H和P4H信號(hào)，相互之間相差90°，頻率為250 kHz；Term[1]表示的是SG信號(hào)，與P4H信號(hào)同步；Term[0]表示的是RG信號(hào)，只在Readout period階段有效。

CCD驅(qū)動(dòng)結(jié)束后，其輸出的OS信號(hào)即采集得到的圖像信號(hào)，且每個(gè)像素中均包含復(fù)位電平、參考電平和視頻信號(hào)電平。通常在電荷包轉(zhuǎn)移和復(fù)位的過(guò)程中，每個(gè)電平均會(huì)摻入一些噪聲。若在輸出電荷包之前和輸出電荷包之時(shí)，在同一像素周期內(nèi)進(jìn)行前后兩次采樣或差分平均，這樣兩次采樣的KTC噪聲相差微小，再將兩次采樣值相減，KTC噪聲就被從輸出信號(hào)中抑制了，且兩次采樣的間隔越短，復(fù)位噪聲的抑制能力則越強(qiáng)，這便是相關(guān)雙采樣法[9]。而實(shí)驗(yàn)證明，相關(guān)雙采樣對(duì)這樣的噪聲處理是最為有效的手段，故而選擇AD9826芯片作為A/D轉(zhuǎn)換芯片。AD9826可配置成6種不同的操作模式，且根據(jù)CCD輸出的形式選擇其中的1-Channel CDS模式。CDS驅(qū)動(dòng)時(shí)鐘信號(hào)為CDSCLK1和CDSCLK2，二者均在下降沿處采集信號(hào)[10]。CDSCLK1為第一次采樣觸發(fā)信號(hào)，CDSCLK2為第二次采樣觸發(fā)信號(hào)。在ADCCLK下降沿處采樣經(jīng)過(guò)CDS處理后的電平信號(hào)。

1.3 硬件設(shè)計(jì)

根據(jù)數(shù)據(jù)手冊(cè)可知，驅(qū)動(dòng)S10420-1106-01系列CCD，所需的電源種類(lèi)較多，如水平和垂直方向的測(cè)試點(diǎn)所需的-8 V電源，溢出門(mén)需要的+12 V電源，輸出門(mén)需要的+5 V電源，輸出晶體管漏極需要的+24 V電源，以及對(duì)運(yùn)放供電的±15 V電源和對(duì)CPLD供電的+3.3 V電源。這些電源均使用+5 V電源升壓或降壓產(chǎn)生。其次，CPLD輸出的時(shí)序波形幅值均是+3.3 V的，故而需使用運(yùn)放對(duì)其放大，然后和-8 V電源疊加或是與+5 V電源相減產(chǎn)生所需時(shí)序波形和相應(yīng)的電位。PV信號(hào)的時(shí)序波形和PH信號(hào)其中兩個(gè)時(shí)序波形，如圖4和圖5所示。

圖4 P1V和P2V的時(shí)序波形

圖5 P1H和P2H的時(shí)序波形

電源驅(qū)動(dòng)模塊驅(qū)動(dòng)CCD成功后，CCD則可正常輸出圖像的模擬信號(hào)OS。但實(shí)際中得到的信號(hào)較為微弱，基本看不出復(fù)位電平、參考電平和視頻信號(hào)電平的變化，所以在AD9826之前再添加一個(gè)運(yùn)放，對(duì)其信號(hào)進(jìn)行放大，以便于處理。在電源驅(qū)動(dòng)過(guò)程中，CCD信號(hào)采集難免摻雜諸多噪聲。因此，在A/D模數(shù)轉(zhuǎn)換模塊采用AD9826，并利用其相關(guān)雙采樣(CDS)的特性，可濾除諸多噪聲。

2 實(shí)驗(yàn)結(jié)果與分析

成功驅(qū)動(dòng)S10420-1106-01系列CCD之后，需要對(duì)其輸出的信號(hào)進(jìn)行觀察和分析。根據(jù)CCD的特性可知，CCD對(duì)于光照環(huán)境和暗室環(huán)境，采集得到的信號(hào)分別是處于飽和與非飽和狀態(tài)。對(duì)于這兩種狀態(tài)的截圖分別如圖6和圖7所示。從圖7非飽和狀態(tài)的信號(hào)輸出圖中可分辨出信號(hào)的復(fù)位電平、參考電平和視頻信號(hào)電平，然后A/D再對(duì)參考電平和視頻信號(hào)電平取電位差，即可得到該像素采集到的圖像信號(hào)。最后，將獲得的電位差發(fā)送給上位機(jī)，再利用上位機(jī)復(fù)原出原先采集的圖像。通過(guò)信號(hào)的飽和狀態(tài)與非飽和狀態(tài)的波形圖可以看出，此系統(tǒng)已成功驅(qū)動(dòng)了該款CCD，且采集的圖像信號(hào)噪聲較小，故此方案具有可行性且精度高。

圖6 飽和狀態(tài)

圖7 非飽和狀態(tài)

3 結(jié)束語(yǔ)

總體而言，此次設(shè)計(jì)的S10420-1106-01系列CCD驅(qū)動(dòng)系統(tǒng)性能較好。CCD采集到的信號(hào)噪聲較小，基本在可接受的范圍內(nèi)，且環(huán)境變換在一定的范圍內(nèi)系統(tǒng)工作較為穩(wěn)定，這主要得益于此CCD是一款薄型背照式CCD，在信號(hào)采集的初期就過(guò)濾了較大部分的光噪聲。同時(shí)，系統(tǒng)充分利用了CPLD高速并行且“可編程”的特點(diǎn)和CCD對(duì)環(huán)境變化的高度敏感，使得信號(hào)采集和傳輸?shù)乃俾示^快。此外，本設(shè)計(jì)具有一定的通用性，對(duì)于相似的CCD，只需對(duì)其電源驅(qū)動(dòng)模塊和相應(yīng)的程序稍作修改即可。

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突發(fā)數(shù)據(jù)流帶來(lái)的溢出情況。在通信用集成電路方面有降低功耗及后續(xù)設(shè)計(jì)難度的意義。

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Driving the Area Array CCD Based on CPLD

ZHAO Xinian，HU Qi，GAO Pengfei

(School of Optical-Electrical and Computer Engineering, University of Shanghai for Science and Technology,Shanghai 20093, China)

In order to implement the driven of area array CCD and collect real-time image,we have designed a power driven and data conversion system. Based on the extensive use of CCD, this system drives a back-thinned area array CCD by the complex programmable logic device(CPLD). The CPLD control module is written in Verilog hardware description language (HDL), which is used to control the CCD’s signal acquisition, signal transfer and signal transmission. According to the CCD data sheet, designing some power which the CCD needs to drive the CCD. Handling the output video signal and removing the low frequency noise such as reset noise and 1/f in filtered video signal and improving the SNR of system by the characteristics of the correlated double sample (CDS) of A/D chip. The system uses the CPLD as the core control device and makes full use the characteristics of CPLD, such as the high-speed parallel , "programmable" and the highly sensitive to the environment changing to make the speed of the signal acquisition and transmission speed be fast, and to make the output video signal be stable.

back-thinned area array CCD; complex programmable logic device; Verilog HDL

2016- 01- 15

趙錫年(1991-)，男，碩士研究生。研究方向：光電檢測(cè)，嵌入式應(yīng)用等。

10.16180/j.cnki.issn1007-7820.2016.11.011

TN386.5

A

1007-7820(2016)11-035-04