基于邏輯表決器的組合邏輯電路的設(shè)計

江 麗，吳軼群

(湖南高速鐵路職業(yè)技術(shù)學(xué)院機電系，湖南 衡陽 421002)

?

基于邏輯表決器的組合邏輯電路的設(shè)計

江 麗，吳軼群

(湖南高速鐵路職業(yè)技術(shù)學(xué)院機電系，湖南 衡陽 421002)

用數(shù)字信號完成對數(shù)字量進行算術(shù)運算和邏輯運算的電路稱為數(shù)字電路，可以分為組合邏輯電路和時序邏輯電路兩大類。其中，組合邏輯電路是由最基本的邏輯門電路組合而成。文章以三人表決器為例介紹了三種設(shè)計方案，以便學(xué)生熟悉常見組合邏輯電路的特點及應(yīng)用。

組合邏輯電路；邏輯表決器；設(shè)計

組合邏輯電路可以有若干個輸入變量和若干個輸出變量，其每個輸出變量是其輸入的邏輯函數(shù)，其每個時刻的輸出變量的狀態(tài)僅與當時的輸入變量的狀態(tài)有關(guān)，與本輸出的原來狀態(tài)及輸入的原狀態(tài)無關(guān)。電路沒有記憶功能，輸出狀態(tài)隨著輸入狀態(tài)的變化而變化，類似于電阻性電路，如加法器、譯碼器、編碼器、數(shù)據(jù)選擇器等都屬于此類。

使用中、小規(guī)模集成電路來設(shè)計組合電路是最常見的邏輯電路。設(shè)計組合電路的一般步驟如圖1所示。根據(jù)設(shè)計任務(wù)的要求建立輸入、輸出變量，并列出真值表。然后用邏輯代數(shù)或卡諾圖化簡法求出簡化的邏輯表達式。并按實際選用邏輯門的類型修改邏輯表達式。根據(jù)簡化后的邏輯表達式，畫出邏輯圖，用標準器件構(gòu)成邏輯電路[1]。最后，用實驗來驗證設(shè)計的正確性。同樣的邏輯電路設(shè)計可以用不同的設(shè)計方案來完成，本文以三人邏輯表決器為例來說明，TTL集成電路、中規(guī)模集成譯碼器和中規(guī)模集成數(shù)據(jù)選擇器的邏輯功能和設(shè)計原理及其應(yīng)用。

1 三人邏輯表決器的設(shè)計

設(shè)計要求與邏輯描述：用“與非”門設(shè)計一個表決電路。當3個輸入端中有2個或3個為“1”時，輸出端才為“1”。

1.1 采用基本邏輯門電路進行設(shè)計

組合邏輯電路的基本設(shè)計步驟如下：

1) 定義輸入輸出變量：定義設(shè)有A、B、C三位裁判，三人表決中至少要有兩人同意，才可以通過。同意為1，不同意為0，輸出為Y，達成以上條件Y輸出為1，反之為0。

2) 根據(jù)邏輯功能列出真值表：

表1 三人邏輯表決器的真值表

圖1 組合邏輯電路設(shè)計流程圖

3) 由真值表寫出輸出邏輯函數(shù)表達式：

4) 化簡邏輯表達式：

.

5) 畫出邏輯電路圖(如圖2)

圖2 邏輯電路圖

1.2 用74LS138譯碼器進行設(shè)計

根據(jù)輸入地址的不同組合譯出唯一地址，故可用作地址譯碼器。接成多路分配器，可將一個信號源的數(shù)據(jù)信息傳輸?shù)讲煌牡攸c[2]。

圖3 數(shù)據(jù)多路分配器引腳圖與功能示意圖

二進制譯碼器還能方便地實現(xiàn)邏輯函數(shù)，由于n個輸入變量的二進制譯碼器的輸出提供了2n個最小項，而任何一個邏輯函數(shù)可以變換為最小項之和的標準與-或表達式。因此可利用譯碼器和門電路來實現(xiàn)組合邏輯電路。

.

根據(jù)上式，只需在一片74LS138的輸出端加一個與非門就可以實現(xiàn)該邏輯函數(shù)。

圖4 三人邏輯表決器邏輯功能實現(xiàn)框圖

1.3 用74LS151數(shù)據(jù)選擇器進行設(shè)計

數(shù)據(jù)選擇器又叫“多路開關(guān)”。數(shù)據(jù)選擇器在地址碼(或叫選擇控制)電位的控制下，從幾個數(shù)據(jù)輸入中選擇一個并將其送到一個公共的輸出端。

數(shù)據(jù)選擇器為目前邏輯設(shè)計中應(yīng)用十分廣泛的邏輯部件，它有2選1、4選1、8選1、16選1等類別[3]。

表2 八選一151數(shù)據(jù)選擇器真值表

表3 四選一153數(shù)據(jù)選擇器真值表

如：A2A1A0=000，則選擇D0數(shù)據(jù)到輸出端，即Q=D0。

如：A2A1A0=001，則選擇D1數(shù)據(jù)到輸出端，即Q=D1，其余類推。

Y=AB+AC+BC.

將邏輯函數(shù)轉(zhuǎn)換成最小項表達式：

將不存在的最小項乘以0，存在的最小項乘以1，得到：

=m1·0+m2·0+m3·1+m4·0+m5·1+m6·1+m7·1.

即：

D0=D1=D2=D4=0

D3=D5=D6=D7=1

由此可以畫出邏輯電路圖(如圖5)

圖5 用8選1數(shù)據(jù)選擇器

函數(shù)F有三個輸入變量A、B、C，而數(shù)據(jù)選擇器有兩個地址端A1、A0少于函數(shù)輸入變量個數(shù)，在設(shè)計時可任選A接A1，B接A0。將函數(shù)功能表改畫成表3的形式，可見當將輸入變量A、B、C中A、B接選擇器的地址端A1、A0，由表3可以得到：

D0=0，D1=D2=C，D3=1

圖6 用4選1數(shù)據(jù)選擇器

[1] 閻石.數(shù)字電子技術(shù)基礎(chǔ)[M].第4版.北京：高等教育出版社，1998.

[2] 李世雄，丁康源.數(shù)字集成電子技術(shù)教程[M].北京：高等教育出版社，1993.

[3] 李亞伯.數(shù)字電路與系統(tǒng)[M].北京：電子工業(yè)出版社，1998.

The Design of Combinational Logic Circuits Based on the Logic Voter System

Jiang Li,Wu Yiqun

(HunanTechnicalCollegeofRailwayHigh-speed,HengyangHunan421001,China)

Digital circuits which handling the calculation of values using arithmetic and logical operations can be classified into two classes: combination logic circuit and order part logic circuit.Among them,the combination logic circuit is composed of the most basic logic circuits.Taking the logic voter system as example,this article introduces three different designs,so that the students can be familiar with the characteristics and application of the combination logic circuit,

combination logic circuit; logic voter system; digital

2016-05-20

2016-08-07

江 麗(1982-)，女，湖南邵陽人，講師，研究生，主要研究方向：電路與系統(tǒng)設(shè)計。

1674-4578(2016)05-0036-03

TP331.1

A