倍增組值算法抑制PAPR的FPGA實(shí)現(xiàn)*

何維武，譚淇文，曾康娟

（重慶金美通信有限責(zé)任公司，重慶 400030）

倍增組值算法抑制PAPR的FPGA實(shí)現(xiàn)*

何維武，譚淇文，曾康娟

（重慶金美通信有限責(zé)任公司，重慶 400030）

在以前的OFDM系統(tǒng)PAPR研究中，提出了倍增組值算法，并做了較多理論分析，同時(shí)采用MATLAB仿真軟件驗(yàn)證了倍增組值算法的可行性。基于此，進(jìn)一步深入研究如何利用FPGA實(shí)現(xiàn)倍增組值算法抑制OFDM系統(tǒng)的峰均比，提出了在FPGA中實(shí)現(xiàn)峰均比抑制模塊設(shè)計(jì)方案并對(duì)其加以驗(yàn)證。驗(yàn)證結(jié)果證明，提出的在FPGA中實(shí)現(xiàn)峰均比抑制模塊設(shè)計(jì)方案簡(jiǎn)單，硬件資源占用較少，而且抑制峰均比效果較好。

正交頻分復(fù)用；倍增組值算法；門(mén)限；均值模塊；降峰均比模塊

0 引 言

正交頻分復(fù)用（OFDM）技術(shù)是一種應(yīng)用廣泛、前景明朗的調(diào)制解調(diào)、復(fù)用技術(shù)。針對(duì)峰均比存在的缺點(diǎn)，很多研究者提出了許多不同的解決辦法。筆者也在之前的研究中提出了基于PTS技術(shù)[1]的倍增組值算法[2]。本文基于Xilinx公司的軟、硬平臺(tái)，主要研究倍增組值算法抑制PAPR的FPGA實(shí)現(xiàn)。所選用的芯片為Spartan3E，型號(hào)為xc3s500e-5fg320。

1 倍增組值算法的FPGA實(shí)現(xiàn)

1.1 模塊的組成

圖1所示為倍增組值算法的實(shí)現(xiàn)圖，基本可以分為如下幾大模塊：倍增模塊；IFFT模塊；優(yōu)化因子處理模塊；降峰均比模塊；與門(mén)值比較模塊；ROM模塊[3]。

1.2 倍增模塊

倍增模塊是對(duì)64個(gè)序列做2倍過(guò)采樣后，再對(duì)這128個(gè)序列[4]進(jìn)行分組。倍增組值算法的實(shí)現(xiàn)過(guò)程為：當(dāng)激勵(lì)信號(hào)[5]PN=1時(shí)，首先讓64個(gè)映射數(shù)據(jù)進(jìn)入倍增模塊，并保存在ROM模塊里，同時(shí)把64個(gè)數(shù)據(jù)中間插入64個(gè)0，使其長(zhǎng)度變?yōu)?28。然后，分成2組數(shù)據(jù)，分別為part1和part2，如圖2所示。在長(zhǎng)度為64的part1后面加上64個(gè)0，使其得到長(zhǎng)度為128的READ_part1；在長(zhǎng)度為64的part2前面加入64個(gè)0，使其得到長(zhǎng)度為128的READ_part2。這樣通過(guò)倍增模塊得到的復(fù)數(shù)輸出為：｛READ_part1_re,READ_part1_im｝和｛READ_ part2_re,READ_part2_im｝。當(dāng)激勵(lì)信號(hào)PN=others時(shí)，關(guān)門(mén)映射數(shù)據(jù)進(jìn)入此模塊，并且將此時(shí)ROM內(nèi)的數(shù)據(jù)分成4組。

圖1 倍增組值算法的模塊組成

圖2 倍增模塊原理

倍增模塊的主要程序?yàn)椋?/p>

1.3 IFFT模塊

IFFT模塊采用IPCORE中的流水結(jié)構(gòu)來(lái)實(shí)現(xiàn)IFFT功能。點(diǎn)數(shù)為128（經(jīng)過(guò)過(guò)采樣所得的），位寬為16。一幀數(shù)據(jù)通過(guò)倍增模塊后，再把這些數(shù)據(jù)都擴(kuò)大100倍。這是因?yàn)橐迅↑c(diǎn)數(shù)轉(zhuǎn)化為定點(diǎn)數(shù)來(lái)實(shí)現(xiàn)。于是，有：

其他參數(shù)初始值為：fwd_inv_tb：std_logic：='0'；fwd_inv_we_tb：std_logic：='1'；start_tb：std_logic：='1';

通過(guò)IFFT模塊后的實(shí)現(xiàn)結(jié)果分別如圖3、圖4所示。

圖3 IPCORE1處理后的第一組時(shí)域數(shù)據(jù)

圖4 IPCORE2處理后的第二組時(shí)域數(shù)據(jù)

由圖3、圖4可知，只有在edone信號(hào)變高，且在下一個(gè)周期信號(hào)done變高時(shí)，才輸入結(jié)果。此時(shí)，dv一直為高，表明輸出有效，所得結(jié)果為24位的數(shù)據(jù)。

1.4 優(yōu)化因子處理模塊

優(yōu)化因子處理模塊原理圖，如圖5所示。

圖5 優(yōu)化因子處理模塊原理

優(yōu)化因子處理模塊由ROM存儲(chǔ)器和乘法器組成[6]。把IFFT模塊輸入進(jìn)來(lái)的數(shù)據(jù)作為已知條件，時(shí)鐘周期設(shè)為20 ns，于是可得優(yōu)化因子處理模塊的實(shí)現(xiàn)圖，如圖6、圖7、圖8和圖9所示。

從圖6、圖7、圖8和圖9可以看出，優(yōu)化因子處理模塊的實(shí)現(xiàn)結(jié)果為有效數(shù)據(jù)，但存在一定的延時(shí)。由于它們所占用的器件資源相當(dāng)少，因此沒(méi)有列出。

圖6 第一組的實(shí)部乘-1后的數(shù)據(jù)

圖7 第一組的虛部乘-1后的數(shù)據(jù)

圖8 第二組的實(shí)部乘-1后的數(shù)據(jù)

圖9 第二組的虛部乘-1后的數(shù)據(jù)

1.5 降峰均比模塊

降峰均比模塊是一個(gè)較大的模塊，主要包括選擇相加模塊、平方相加模塊、最大值模塊、最小值模塊、均值模塊、除法模塊，如圖10所示。

圖11到圖19表示經(jīng)過(guò)優(yōu)化因子處理模塊的數(shù)據(jù)進(jìn)入降峰均比模塊處理的整個(gè)過(guò)程。

圖10 降峰均比模塊中的主要子模塊

圖11 第一組虛部乘-1和第二組虛部乘-1后的32位加法模塊

圖12 第一組實(shí)部乘-1和第二組實(shí)部乘-1后的32位加法模塊

圖13 第一組乘-1和第二組乘-1后的平方加和模塊

圖14 第一組乘-1和第二組乘1后的平方加和模塊

圖15 第一組乘1和第二組乘-1后的平方加和模塊

圖16 第一組乘1和第二組乘1后的平方加和模塊

圖17 第一組乘1和第二組乘-1后的平方加和處理后的最大值模塊

圖18 第一組乘1和第二組乘-1后的均值模塊

圖19 除法模塊

圖11到圖16是加法模塊和平方加和模塊處理結(jié)果。從圖中得出，第一組和第二組的最優(yōu)化因子分別為1和-1。圖17、圖18和圖19分別表示最大值模塊、均值模塊、除法模塊的結(jié)果。從圖19可以得出：OFDM符號(hào)的峰均比值為3 dB。

通過(guò)門(mén)限值比較模塊（其中門(mén)限值設(shè)為8 dB）可知，此符號(hào)的峰均比值（3 dB）小于門(mén)限值，故其可通過(guò)進(jìn)入前導(dǎo)模塊，同時(shí)返回一個(gè)信號(hào)值0，讓門(mén)限值比較模塊下一個(gè)符號(hào)進(jìn)入倍增模塊，進(jìn)行另一個(gè)OFDM符號(hào)的倍增組值算法。

2 結(jié) 語(yǔ)

本文是在ISE9.2平臺(tái)下實(shí)現(xiàn)倍增組值算法。整個(gè)硬件共分成5個(gè)模塊，其中最重要的是降峰均比模塊，IFFT點(diǎn)數(shù)為64點(diǎn)，硬件采用Xilinx公司的ISE系列FPGA芯片。

綜上所述，該算法降峰均比效果較好，而且硬件實(shí)現(xiàn)簡(jiǎn)單，資源占用較少，是一種較為實(shí)用的算法，具有一定的實(shí)際應(yīng)用價(jià)值。

[1] 王文博,鄭侃.寬帶無(wú)線通信OFDM技術(shù)[M].2版.北京:人民郵電出版社,2007. WANG Wen-bo,ZHENG Kan.OFDM Broadband Wireless Communication Technology[M].Second Edition. Beijing:People's Posts and Telecommunications Press, 2007.

[2] 何維武,馮輝,譚淇文等.基于部分傳輸序列技術(shù)降OFDM系統(tǒng)PAPR的改進(jìn)算法[J].廣東通信技術(shù),2016,36(02):34-36,70. HE Wei-wu,FENG Hui,TAN Qi-wen,et al.Improved Algorithm of PAPR based on Partial Transmission Sequence Technique for OFDM System[J].Guangdong Communication Technology,2016,36(02):34-36,70.

[3] Heung-Gyoon Ryu,Kyoung-Jae Youn.A New PAPR Reduction Scheme:SPW(Subblock phase weighting) [J]. IEEE Transactions on Consumer Electronics, 2002,48(01):81-89.

[4] 趙成龍.OFDM系統(tǒng)中選擇性映射降低峰均比的研究[D].南京:南京郵電大學(xué),2012. ZHAO Cheng-long.Research on Selected Mapping System to Reduce PAPR in OFDM System[D].Nanjing: Nanjing University of Posts and Telecommunications,2012.

[5] 袁建黨.預(yù)留載波法降低OFDM峰均比的研究和FPGA實(shí)現(xiàn)[D].西安:西安電子科技大學(xué),2011. YUAN Jian-dang.Reserved Carrier Method to Reduce PAPR in OFDM Research and Implementation of FPGA [D].Xi'an: Xi'an Electronic and Science University,2011.

[6] 崔獻(xiàn)文.OFDM系統(tǒng)同步及解調(diào)的FPGA實(shí)現(xiàn)[D].成都:電子科技大學(xué),2009. CUI Xian-wen.OFDM System Synchronization and Demodulation FPGA Implementation[D].Chengdu: University of Electronic Science and Technology,2009.

何維武（1976—），男，碩士，工程師，主要研究方向?yàn)閷拵o(wú)線通信技術(shù)；

譚淇文（1979—），男，學(xué)士，工程師，主要研究方向?yàn)橥ㄐ偶夹g(shù)；

曾康娟（1983—），女，碩士，工程師，主要研究方向?yàn)檐浖到y(tǒng)工程設(shè)計(jì)與應(yīng)用。

FPGA Realization of Multiplication Group Value Algorithm for PAPR Reduction

HE Wei-wu, TAN Qi-wen, ZENG Kang-juan
(Chongqing Jinmei Communication Co.,Ltd., Chongqing 400030,China)

In the previous PAPR system OFDM research, the multiplication group value algorithm is presented, and a lot of theoretical analysis is done. Meanwhile, the MATLAB simulation software is used to verify the feasibility of the algorithm. Based on this, further research on how to use FPGA to achieve the multiplication group value algorithm to suppress the peak to average ratio of OFDM system is done, and the idea of realizing the peak to average ratio suppression module design and its verification in FPGA is proposed . The verification results indicated that the proposed realization PAPR suppression module in FPGA design is simple, with less hardware resource and fairly good suppressing PAPR.

OFDM;Multiplication group value algorithm;Threshold;Mean module;PAPR reduction module

TN929.53

A

1002-0802(2016)-07-0929-08

10.3969/j.issn.1002-0802.2016.07.025

2016-03-15;

2016-06-09 Received date:2016-03-15;Revised date:2016-06-09