一種寬輸入電壓范圍高PSRR線性穩(wěn)壓器

辛?xí)詫?，張?/p>

（沈陽工業(yè)大學(xué)遼寧沈陽110870）

一種寬輸入電壓范圍高PSRR線性穩(wěn)壓器

辛?xí)詫?，張?/p>

（沈陽工業(yè)大學(xué)遼寧沈陽110870）

基于HHNEC BCD工藝，設(shè)計了一種輸入電壓范圍為5.4～40V，輸出電壓為5V的線性穩(wěn)壓器。為了獲得高電源電壓抑制比，電路采用二級穩(wěn)壓結(jié)構(gòu)，基于耗盡型MOS管的預(yù)穩(wěn)壓器將輸入電壓穩(wěn)壓到5.2V，再使用一種輸出端接2.2 μF電容的低壓差穩(wěn)壓器（二次穩(wěn)壓器）得到最終輸出電壓5V。Hspice仿真表明，PSRR在100kHz以下時優(yōu)于-90 dB，在1 MHz以下時優(yōu)于-70 dB。

二級穩(wěn)壓；寬輸入范圍；高電源電壓抑制比

線性穩(wěn)壓器是一種應(yīng)用廣泛的芯片，其作用是為系統(tǒng)提供穩(wěn)定的工作電源。許多應(yīng)用領(lǐng)域的輸入電壓范圍很寬，例如，工業(yè)自動化領(lǐng)域的兩線制儀表和各種現(xiàn)場總線儀表的典型供電電壓范圍為9～32V，且系統(tǒng)需要利用電源線傳輸信號，要求系統(tǒng)內(nèi)部的高精度電路不受供電電源和高頻信號影響。在此類系統(tǒng)中，穩(wěn)壓器的輸出電流一般只需要幾十毫安，最重要的性能指標(biāo)是電源電壓抑制比（PSRR）。典型低壓差穩(wěn)壓器（LDO）的輸入電壓范圍較窄，高頻區(qū)的PSRR比較低［1-4］。目前，只有少數(shù)國外廠家［5-6］能夠提供寬輸入范圍、高PSRR的產(chǎn)品。目前，國內(nèi)BCD工藝已可提供多種高耐壓器件，可以解決耐高壓問題，文中基于HHNEC的BCD工藝提出了一種新的設(shè)計方案。

在典型的LDO結(jié)構(gòu)中，要提高PSRR，需要提高誤差放大器的開環(huán)增益，但這將影響系統(tǒng)的穩(wěn)定性。為保證穩(wěn)定性，需要采用頻率補(bǔ)償措施，而任何頻率補(bǔ)償都不可避免地會降低高頻環(huán)路增益，因此普通LDO結(jié)構(gòu)在高頻區(qū)的PSRR很難提高。此外，由于基準(zhǔn)電壓直接工作在輸入電壓下，本身受電源電壓影響，且其變化量將被環(huán)路放大，也是導(dǎo)致PSRR難以提高的因素。對于不需要大的輸出電流的應(yīng)用，可以考慮二次穩(wěn)壓技術(shù)，即先使用一個不需要外部電容的內(nèi)部穩(wěn)壓器先對輸入電壓進(jìn)行初步穩(wěn)壓，再使用LDO電路進(jìn)行二次穩(wěn)壓。這種技術(shù)的關(guān)鍵是保證一次穩(wěn)壓器在無輸出電容時的穩(wěn)定性。采用兩級穩(wěn)壓的另一個優(yōu)點是可以將芯片中的高壓區(qū)集中在一個小的范圍內(nèi)，有利于節(jié)省版圖面積并提高可靠性。

1　電路設(shè)計

圖1是包括基準(zhǔn)電壓電路的預(yù)穩(wěn)壓器完整電路，它主要由降壓電路、差分放大器、偏置電路和帶隙基準(zhǔn)電路四部分組成。降壓電路由M1采用M2和R1構(gòu)成，這里M1和M2都是高耐壓耗盡型NMOS管。M1是電壓調(diào)整管，其尺寸要滿足輸出電流的需要。M2與R1構(gòu)成恒流源，限制了從輸入端流入的電流。

芯片上電時，由于M1管為耗盡型，電流可以流過M1管為后面電路提供一個啟動電壓。為避免產(chǎn)生較大的過沖電壓，在調(diào)整管柵極放置了電容C1，可將過沖電壓限制在10V以下。圖1中所有器件的耐壓能力都在10V以上，故保證電路安全。

在電路正常工作后偏置電路為差分放大器和帶隙基準(zhǔn)提供偏置電流。假設(shè)所有同型雙極晶體管特性相同，偏置電路中T7、T8、R8組成了恒流源電路，電流大小為：

圖1　預(yù)穩(wěn)壓及基準(zhǔn)電路

T9、T10、T11、R6、R7組成了比例電流鏡，T11集電極電流I11與IR8關(guān)系為：

T12、T13、T14組成了電流鏡，T12、T13集電極電流I12、I13與I11關(guān)系為：

將公式（1）、（2）代入（3）得（4）

T13是基本電流它經(jīng)過T18鏡像給T4，為差分放大器提供電流，而T12、T15為通過M3、M4在IBI端為二次穩(wěn)壓器提供偏置電流。

圖2中帶隙基準(zhǔn)電路為系統(tǒng)提供參考電壓，帶隙輸出電壓為［7］：

圖書館紙質(zhì)圖書借閱信息反映，該校大學(xué)生閱讀的經(jīng)典著作很少(馬列主義類除外)，經(jīng)濟(jì)類圖書排名前10名的圖書沒有一本是經(jīng)典著作，閱讀的主要是怪誕行為學(xué)、牛奶可樂經(jīng)濟(jì)學(xué)、魔鬼經(jīng)濟(jì)學(xué)等大眾普通讀物。這種閱讀偏好說明學(xué)生不重視學(xué)科專業(yè)基礎(chǔ)理論的學(xué)習(xí)，讀書旨趣偏離了大學(xué)教育的方向，與大學(xué)的思想性、理論性、高層次性、前瞻性、引領(lǐng)性等神圣身份不相符，也即學(xué)風(fēng)存在問題。

圖2中帶隙基準(zhǔn)與差分放大器將決定輸出電壓VO1，其電壓關(guān)系式為:

式（6）中看出調(diào)整R2、R3電阻比例可調(diào)整輸出電壓VO1為5.2V。由于差分放大器是單級電壓放大器，T1、M1可以看作電壓跟隨器無電壓放大作用，因此預(yù)穩(wěn)壓器不需要進(jìn)行頻率補(bǔ)償，所以不需接外部電容和補(bǔ)償電容。

圖2　二次穩(wěn)壓電路

1.2二次穩(wěn)壓器電路設(shè)計

由于預(yù)穩(wěn)壓器的開環(huán)增益較低，要提高PSRR需要二次穩(wěn)壓，二次穩(wěn)壓器的關(guān)鍵是要在具有高開環(huán)增益且保證在較大的輸出電容變化時的穩(wěn)定性。圖2是二次穩(wěn)壓詳細(xì)電路，它采用LDO結(jié)構(gòu)。誤差放大器采用共源共柵結(jié)構(gòu)，其優(yōu)點是提高環(huán)路增益和電源電壓抑制比。在圖2中誤差放大器與調(diào)整管M12構(gòu)成了三級電壓放大器與一級射級跟隨器，小信號等效模型在圖3中。圖2中的T6、T7，T2，T4與M12分別對應(yīng)圖3里面的gm1V1，gm2V2，gm3V3，gm4V4。在圖2、圖3中CM1、CM2是補(bǔ)償電容，用于對多級放大器進(jìn)行補(bǔ)償。我們在利用圖3求解環(huán)路增益時做如下假設(shè)：

因此小信號模型環(huán)路增益為：

直流環(huán)路增益為:

圖3　二次穩(wěn)壓小信號模型

電路的主導(dǎo)極點為：

在式（11）中對分母二次項因式從新整理得：

為確保環(huán)路穩(wěn)定，在單位增益頻率內(nèi)應(yīng)只有一個極點，因此pc應(yīng)該放置在增益帶寬積外（一般取2GBW≦pc）。

式（17）是約束條件，當(dāng)器件滿足此條件時電路可以穩(wěn)定工作。解式（11）中分子二次項因式得：

觀察式（18）、（19）可以發(fā)現(xiàn)這兩個零點都在非常高的頻率下，它們對電路的極點影響很小，因此可以忽略。

2　仿真結(jié)果與性能對比

下面測試結(jié)果無特殊說明時，默認(rèn)測試條件為：CL=2.2 μF，IL=10 mA，Vi=7V，T=25℃。圖4是在不同負(fù)載電流PSRR曲線，在1 MHz以內(nèi)擁有良好的電源電壓抑制比，從圖中可以看出，在0～10kHz范圍內(nèi)，PSRR優(yōu)于-120 dB，在10～100kHz范圍內(nèi)優(yōu)于-90 dB，在100kHz～1 MHz范圍內(nèi)優(yōu)于-70 dB。

圖4　電源電壓抑制比

圖5　環(huán)路增益與相位穩(wěn)定裕度

圖5展示了不同負(fù)載電流下的環(huán)路增益與相位穩(wěn)定裕度，最壞相位裕度是40°。表1給出了與一些典型電路的比較結(jié)果，從中可見，本文給出的方案在PSRR與輸入電壓范圍都有明顯優(yōu)勢。仿真結(jié)果表明，二次穩(wěn)壓技術(shù)對提高PSRR有顯著效果，該方法的主要問題是預(yù)穩(wěn)壓器的調(diào)整管會占用較大芯片面積。

表1　仿真結(jié)果對比

3　結(jié)束語

基于國內(nèi)BCD工藝，利用二次穩(wěn)壓結(jié)構(gòu)，設(shè)計了輸入電壓范圍在5.4～40V，輸出電壓為5V，輸出電路為30 mA的穩(wěn)壓器，該電路的突出優(yōu)點是在很寬的頻率范圍內(nèi)具有很高的電源電壓抑制比。

［1］LEUNG K N，MOK P K T.A capacitor-free CMOS low dropout regulator with damping factor control frequency compensation［J］.IEEE J Sol Sta Circ，2003，38（11）:1691-1702.

［2］CHEN C Z，WING H K.Output Capacitor Free Adaptively Biased Low-Dropout Regulator for System on Chips［J］.IEEE Trans Elec Dev，may 2010，57（10）:1017-1028.

［3］Or P Y，Leung K N.An output-capacitor less low-dropout regulator with direct voltage-spike detection［J］.IEEE J Sol Sta Circ，2010，45（8）:458-466.

［4］HUANG W J，LIU S I.Capacitor-free low dropout regulators using nested Miller compensation with active resistor and 1-bit programmable capacitor array［J］.IET Circuits Devices Syst，2008，3（10）:306-316.

［5］ADI公司.ADP7142手冊［EB/OL］.（2014-9）［2015-08-03］.www.analog.com.

［6］美信半導(dǎo)體器件公司.MMAX15006手冊［EB/OL］.（2015）.［2015-08-03］.www.maximintegated.com.

［7］畢查德拉扎維.模擬CMOS集成電路設(shè)計［M］.西安:西安交通大學(xué)出版社，2008.

A wide input voltage range and high PSRR linear regulator

XIN Xiao-ning，ZHANG Lei
（Shenyang University of Technology，Shenyang 110870，China）

Based on HHNEC BCD process，liner voltage regulator has been designed when input range is 5.4～40V output voltage is 5V.In order to achieve high PSRR，two stages structure is used.Input voltage is pre-regulated to 5.2V based on high voltage tolerance depletion MOSFETs，LDO（secondary voltage regulator）of output have 2.2 μF capacitor once again is used voltage regulator which finally output voltage to 5V.the circuit is simulated with Hspice，PSRR is-90 dB under 100kHz and-70 dB under 1 MHz.

two stages regulator voltage；wide input range；high PSRR

TN4

A

1674－6236（2016）17-0185-03

2015-09-11稿件編號：201509084

辛?xí)詫帲?965—），男，遼寧沈陽人，教授。研究方向：大規(guī)模集成電路和SOC低功耗設(shè)計法、現(xiàn)場總線技術(shù)。