基于Verilog HDL的數(shù)字鐘系統(tǒng)設(shè)計(jì)

張賽男

渤海大學(xué)

?

基于Verilog HDL的數(shù)字鐘系統(tǒng)設(shè)計(jì)

張賽男

渤海大學(xué)

數(shù)字時(shí)鐘系統(tǒng)的設(shè)計(jì)是利用數(shù)字電子技術(shù)實(shí)現(xiàn)的，系統(tǒng)中的功能包括了時(shí)針、分針、秒針計(jì)時(shí)，數(shù)字時(shí)鐘性能上實(shí)現(xiàn)了直觀性強(qiáng)、準(zhǔn)確度高的特點(diǎn)?；谶@些優(yōu)點(diǎn)，數(shù)字控制電路中經(jīng)常把數(shù)字鐘作為核心部件，對(duì)數(shù)字鐘方面的深入研究是有很大理論價(jià)值的。本論文中探討的是基于Verilog HDL技術(shù)設(shè)計(jì)數(shù)字鐘，體現(xiàn)了Verilog HDL這種硬件描述語言的移植性高、簡單易懂的特點(diǎn)。

數(shù)字鐘 Verilog HDL 硬件描述語言

1　引言

隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展以及電子產(chǎn)品走向功能多樣化，生產(chǎn)的電子產(chǎn)品體積上越來越小，功能損耗越來越少。相比較與傳統(tǒng)意義上的產(chǎn)品，現(xiàn)今的電子產(chǎn)品在設(shè)計(jì)上采用了可編程的邏輯器件，使得自身體積越來越小，功耗越來越低，其應(yīng)用更促進(jìn)了產(chǎn)品走向自動(dòng)化的發(fā)展方向。本文實(shí)現(xiàn)了基于Verilog HDL的數(shù)字鐘系統(tǒng)的設(shè)計(jì)。

計(jì)算機(jī)技術(shù)的不斷發(fā)展促進(jìn)了有關(guān)數(shù)字電路設(shè)計(jì)方法與設(shè)計(jì)理念的變革，數(shù)字電路從曾經(jīng)的手工設(shè)計(jì)過渡到了借用電子CAD和EDA。CAD是計(jì)算機(jī)的一種輔助工具，而EDA是電子自動(dòng)化設(shè)計(jì)，以目前的技術(shù)來看，自動(dòng)化設(shè)計(jì)的水平已經(jīng)取得了很大的進(jìn)步。傳統(tǒng)的時(shí)鐘制作采用的方法是純手工，通過添加規(guī)定好的功能方面的器件然后再添加相應(yīng)的電路，接著把這些形成的模塊通過改進(jìn)最后組裝成各個(gè)模塊的電路。而后期技術(shù)的不斷發(fā)展，人們已經(jīng)用EDA技術(shù)和PLD的器件替代了采用標(biāo)準(zhǔn)芯片的積木方式。

2　Verilog HDL語言的特點(diǎn)及其基本結(jié)構(gòu)

Verilog HDL在電子工程領(lǐng)域的應(yīng)用越來越廣泛，幾乎大部分的電路設(shè)計(jì)都會(huì)用到Verilog語言，而且在很多數(shù)字系統(tǒng)的應(yīng)用也十分廣泛，Verilog 語言可以用來進(jìn)行時(shí)序邏輯分析以及仿真調(diào)試。Verilog 語言應(yīng)用廣泛的原因跟工藝性沒有關(guān)系，因?yàn)樵谟布脑O(shè)計(jì)過程中邏輯證明的階段比較少，而考慮到工藝方面的因素，Verilog 語言按照功能需求設(shè)置了一些條件方面的約束。Verilog 語言是在C語言的基礎(chǔ)上發(fā)展的，語法簡單易懂，容易掌握，適合入門者。目前將近90%以上的公司采用Verilog 語言進(jìn)行芯片的開發(fā)以及設(shè)計(jì)。Verilog 的仿真對(duì)數(shù)字產(chǎn)品的設(shè)計(jì)有很大的益處。

Verilog HDL來源于module模塊，模塊的使用規(guī)范是以module關(guān)鍵詞開始，以endmodule關(guān)鍵詞結(jié)束，而且每句代碼寫完后用“；”表示語句的結(jié)束。現(xiàn)今比較常用的硬件描述語言主要有Verilog HDL和VHDL，這兩門語言之間彼此有著各自的優(yōu)勢。許多EDA供應(yīng)商現(xiàn)在已經(jīng)習(xí)慣把Verilog HDL和VHDL看作是EDA軟件中規(guī)定的I/O標(biāo)準(zhǔn)。正因?yàn)閂erilog HDL是以C語言為基礎(chǔ)，所以從事者如果有C語言的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL語言是很容易的。

3　數(shù)字鐘的功能設(shè)計(jì)

數(shù)字鐘比較常見的功能主要包括計(jì)時(shí)功能、校時(shí)功能、顯示時(shí)分秒針的功能等。這些基本功能的完成需要用到振蕩器、譯碼器、分頻器等技術(shù)，掌握這些技術(shù)對(duì)于軟件從事者而言是一種挑戰(zhàn)。

4　數(shù)字鐘的功能要求

具有顯示時(shí)分秒的數(shù)字，同時(shí)還具有調(diào)整時(shí)間也就是校時(shí)的功能，可以設(shè)置鬧鐘。鬧鐘的功能實(shí)現(xiàn)部分需要用到模式記憶功能，該記憶功能的實(shí)現(xiàn)是要在設(shè)置的按鍵模式和寄存器之間進(jìn)行相互轉(zhuǎn)化。具體的功能圖如圖1-1所示。

圖1-1　數(shù)字鐘功能示意圖

（1）計(jì)時(shí)功能是按照平常的時(shí)鐘標(biāo)準(zhǔn)，按照一天24小時(shí)，一小時(shí)60分鐘，一分鐘60秒進(jìn)行計(jì)算的。

（2）校時(shí)功能是通過手動(dòng)調(diào)整時(shí)鐘實(shí)現(xiàn)的。

（3）整點(diǎn)報(bào)時(shí)功能是當(dāng)時(shí)間到了整數(shù)點(diǎn)的時(shí)候，時(shí)鐘就自動(dòng)發(fā)出滴滴聲。

5　設(shè)計(jì)難點(diǎn)

（1）Verilog HDL在語法上設(shè)置了每個(gè)變量都定義成靜態(tài)的，而且存儲(chǔ)地址都是唯一不變的，地址的分配也是唯一的，外部的文件不能進(jìn)行調(diào)用，只適合內(nèi)部的文件引用；

（2）校時(shí)模式不參與計(jì)時(shí)，這樣做的目的是為了確保數(shù)字鐘的時(shí)間是正確的，不存在誤差，這個(gè)時(shí)候只有計(jì)時(shí)是停止的，而其他的模塊仍然正常進(jìn)行。譬如將時(shí)鐘模式切換到鬧鐘模式的時(shí)候，計(jì)時(shí)模式是同步進(jìn)行的；

（3）借用元件例化來連接文本文件間的端口，文本文件和頂層的原理圖文件是自身形成圖形的文件。不論是文本文件還是頂層的原理圖文件都可以實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)功能。數(shù)字鐘的功能圖如圖1-2所示。

圖1-2　數(shù)字鐘的功能圖

數(shù)字鐘系統(tǒng)的設(shè)計(jì)過程采用的軟件是MAX+PLUSII，該軟件中項(xiàng)目的編譯，綜合，性能優(yōu)化，適配以及劃分部分都有用到，該項(xiàng)目的控制是通過參數(shù)設(shè)置實(shí)現(xiàn)的。在HDL的仿真軟件中調(diào)用相關(guān)的文件，查證邏輯上的功能是否有誤就是所謂的模擬仿真過程；通過MAX+PLUSII軟件進(jìn)行編譯后把編譯生成的文件用相關(guān)的編程器下載下來，這就是所謂的編程下載過程。

6　模塊實(shí)現(xiàn)

表1-1　計(jì)時(shí)和校時(shí)模塊接口信號(hào)定義

6.1計(jì)時(shí)和校時(shí)模塊的實(shí)現(xiàn)

計(jì)時(shí)模塊的小時(shí)顯示是從00到23的，而分鐘為00到59，秒鐘為00到59，個(gè)位上的計(jì)數(shù)器為0到9，十位上的計(jì)數(shù)器為0到5，所以計(jì)數(shù)的最大值是23-59-29，最小值是00-00-00，時(shí)間顯示采用的是8421碼進(jìn)行編制，校時(shí)為數(shù)字鐘功能的難點(diǎn)部分。本文設(shè)計(jì)中用m_clk1代表分鐘計(jì)數(shù)時(shí)鐘，h_clk1代表小時(shí)計(jì)數(shù)時(shí)鐘，m_clk2代表分鐘的計(jì)時(shí)和校時(shí)的選擇時(shí)鐘，h_clk2代表時(shí)鐘的計(jì)時(shí)和校時(shí)的選擇時(shí)鐘。計(jì)時(shí)和校時(shí)模塊接口信號(hào)定義如表1-1所示。

6.2秒表計(jì)時(shí)器模塊

秒表模塊包括的功能主要是開始計(jì)時(shí)，百分秒計(jì)時(shí)，計(jì)時(shí)歸零，暫停操作等。當(dāng)歸零鍵按下后，時(shí)鐘上的所有時(shí)間就自動(dòng)歸零了，一切都初始化。其他的暫停操作以及開始操作在原理上差不多和歸零操作是一樣的，所以無論是設(shè)計(jì)的思想上還是代碼上大體是一致的。

百分秒計(jì)時(shí)實(shí)現(xiàn)的時(shí)候時(shí)鐘信號(hào)要保證是100Hz，而這個(gè)頻率是由分頻器提供的。暫停鍵按下的時(shí)候秒表暫停計(jì)時(shí)，再次按下時(shí)重新開始計(jì)數(shù)。

7　結(jié)語

考慮到Verilog HDL語言基于C語言，簡單易學(xué)，所以本文采用了Verilog HDL語言進(jìn)行數(shù)字鐘的設(shè)計(jì)。正是由于Verilog HDL語言是以C語言為基礎(chǔ)的，所以功能描述以及電路的設(shè)計(jì)方面與C語言存在很多的相似之處。Verilog HDL作為一門硬件描述語言在數(shù)字系統(tǒng)中應(yīng)用十分廣泛。本文功能設(shè)計(jì)部分完成了計(jì)時(shí)功能、校時(shí)功能并介紹了功能實(shí)現(xiàn)的重難點(diǎn)部分。

［1］肖林榮.Verilog HDL語言在數(shù)字電路設(shè)計(jì)中的應(yīng)用［J］.嘉興學(xué)院學(xué)報(bào)，2004（3）

［2］金明，楊吉斌.數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL［M］.北京：電子工業(yè)出版社，2002

［3］周小仨.EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)中的應(yīng)用.電子制作（期刊）. 2014（15）

［4］鄭三婷，白燕燕，胡曉霞等.淺談數(shù)字電子時(shí)鐘的設(shè)計(jì)與應(yīng)用［J］.電子制作，2011，，27（87）： 90-91