數(shù)據(jù)鎖存處理的低誤碼率編碼方法研究

吳 金 江 琦 鄭麗霞 孫東辰 宋 科 孫偉鋒

?

數(shù)據(jù)鎖存處理的低誤碼率編碼方法研究

吳 金①江 琦②鄭麗霞*①孫東辰②宋 科②孫偉鋒②

①(東南大學(xué)無(wú)錫分校 無(wú)錫 214135),②(東南大學(xué)集成電路學(xué)院 南京 210096)

對(duì)于時(shí)間信號(hào)量化后的數(shù)字編碼處理，傳統(tǒng)編碼方法高頻條件下存在高誤碼率導(dǎo)致數(shù)據(jù)量化精度退化的問(wèn)題。該文從數(shù)據(jù)誤碼根源分析入手，建立起不同狀態(tài)模式下包含鎖存和延遲失配效應(yīng)的誤碼解析分析模型，并在二進(jìn)制和格雷碼編碼方法對(duì)比的基礎(chǔ)上，分析了低誤碼率的同頻碼編碼設(shè)計(jì)方法?；赥SMC 0.35mm CMOS工藝，完成了采用同頻碼編碼方法的時(shí)間數(shù)字轉(zhuǎn)換器(TDC)電路及其版圖設(shè)計(jì)，多項(xiàng)目晶元(MPW)芯片的測(cè)試結(jié)果表明：同頻編碼的誤碼率相比同等條件下傳統(tǒng)編碼方法的誤碼率明顯降低，并與理論分析基本吻合。

編碼電路；時(shí)間數(shù)字轉(zhuǎn)化器；誤碼率；數(shù)據(jù)采樣

1 引言

時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter, TDC)可將兩個(gè)異步信號(hào)定義的時(shí)間間隔模擬量轉(zhuǎn)換為二進(jìn)制數(shù)字量。時(shí)間測(cè)試量程與量化分辨率作為T(mén)DC的關(guān)鍵指標(biāo),在大陣列應(yīng)用條件下因寄生效應(yīng)的影響而明顯退化。對(duì)被測(cè)時(shí)間的非理想采樣與編碼操作，顯著增加了轉(zhuǎn)換過(guò)程中的非線(xiàn)性誤差[4,5]。因此，為了抑制TDC有效轉(zhuǎn)換位數(shù)的退化，必須在狀態(tài)采樣和數(shù)據(jù)編碼處理過(guò)程中找到抑制誤碼的有效方法。TDC的基本量化單位通常直接或間接來(lái)自于計(jì)數(shù)時(shí)鐘信號(hào)[6]，時(shí)鐘頻率的變化將直接引起狀態(tài)采樣的誤碼；對(duì)于頻率穩(wěn)定的計(jì)數(shù)時(shí)鐘，觸發(fā)器的非理想建立保持時(shí)間[7]，同樣可引入狀態(tài)鎖存誤碼。電路系統(tǒng)中的各類(lèi)非理想因素正是通過(guò)對(duì)計(jì)數(shù)時(shí)鐘頻率和邏輯電路延遲特性的影響，使系統(tǒng)量化分辨性能明顯偏離理想本征特性。

為簡(jiǎn)化分析，本文僅考慮在時(shí)鐘頻率穩(wěn)定條件下的誤碼問(wèn)題及誤碼抑制方法。一般數(shù)字電路系統(tǒng)中的數(shù)據(jù)采樣均可通過(guò)采樣時(shí)鐘信號(hào)與數(shù)據(jù)時(shí)序的配合，即采樣時(shí)充分避開(kāi)觸發(fā)器建立保持時(shí)間有效作用區(qū)域而避免誤碼。但在TDC應(yīng)用中，由于采樣時(shí)鐘信號(hào)與有效數(shù)據(jù)之間時(shí)序關(guān)系的隨機(jī)性，非理想采樣引起的誤碼無(wú)法避免。此外，對(duì)采樣狀態(tài)的非理想編碼也會(huì)引入多路編碼數(shù)據(jù)之間相對(duì)關(guān)系的變化而產(chǎn)生誤碼。在二進(jìn)制編碼電路中，由傳輸路徑延遲失配引起的誤碼，最低編碼位因其頻率最高，誤碼率最大。二進(jìn)制編碼狀態(tài)變化時(shí)，編碼中多位數(shù)據(jù)同時(shí)發(fā)生翻轉(zhuǎn)，產(chǎn)生很大的尖峰脈沖，噪聲特性的退化又進(jìn)一步增大了誤碼風(fēng)險(xiǎn)[8]。目前，對(duì)于TDC應(yīng)用中數(shù)據(jù)轉(zhuǎn)換誤碼模型仍缺乏系統(tǒng)研究，本文通過(guò)對(duì)誤碼根源的分析，提出了針對(duì)隨機(jī)性數(shù)據(jù)非理想采樣與編碼的誤碼分析模型，在此基礎(chǔ)上給出了抑制誤碼的優(yōu)化方法及相應(yīng)的編碼電路設(shè)計(jì)方案。

2 誤碼產(chǎn)生根源

在上升和下降沿延遲均為零的理想穩(wěn)定時(shí)鐘條件下，對(duì)于頻率為的周期數(shù)據(jù)信號(hào)，其誤碼率定義為一個(gè)周期內(nèi)數(shù)據(jù)錯(cuò)誤時(shí)間段t所占的比重，即

數(shù)據(jù)采樣過(guò)程中誤碼有兩種不同性質(zhì)的來(lái)源，分別對(duì)應(yīng)數(shù)據(jù)鎖存誤碼和數(shù)據(jù)編碼誤碼。當(dāng)隨機(jī)到來(lái)的數(shù)據(jù)鎖存信號(hào)觸發(fā)沿與數(shù)據(jù)信號(hào)跳變沿之間的時(shí)間間隔小于觸發(fā)器的建立保持時(shí)間時(shí)，數(shù)據(jù)采樣出錯(cuò)[9]。這種由觸發(fā)器固有的建立保持時(shí)間引入的錯(cuò)誤采樣為數(shù)據(jù)鎖存誤碼，以1表示。實(shí)際非理想觸發(fā)器無(wú)法完全消除此類(lèi)誤碼，只能通過(guò)減小建立保持時(shí)間以及降低采樣頻率的方式加以抑制。在對(duì)多相時(shí)鐘各狀態(tài)節(jié)點(diǎn)的編碼過(guò)程中，扇入數(shù)量不同、輸出邏輯路徑不匹配以及節(jié)點(diǎn)負(fù)載差異等因素，導(dǎo)致相對(duì)延遲偏差并改變數(shù)據(jù)之間正常的相位關(guān)系，由此引入的數(shù)據(jù)編碼誤碼，以2表示。非理想編碼誤碼率的降低或消除依賴(lài)于電路延遲匹配性能的改善。

觸發(fā)器建立保持時(shí)間產(chǎn)生的固有鎖存誤碼，其本質(zhì)是對(duì)正確數(shù)據(jù)的錯(cuò)誤鎖存，決定了系統(tǒng)所能達(dá)到的最小誤碼率；延遲失配引入的編碼誤碼與不同信號(hào)沿之間的相互位置關(guān)系密切相關(guān)，涉及最小公倍周期的確定等問(wèn)題，其實(shí)質(zhì)是對(duì)錯(cuò)誤數(shù)據(jù)的正確鎖存。若兩種不同性質(zhì)的誤碼源獨(dú)立無(wú)關(guān)，則可分別計(jì)算1和2，并利用線(xiàn)性疊加原理計(jì)算總的誤碼率，即=1+2。若引入的兩類(lèi)誤碼信號(hào)相關(guān)，則需找出兩者的最小公倍數(shù)周期，將兩個(gè)相關(guān)信號(hào)等效成一個(gè)復(fù)合信號(hào)，分別考察鎖存和編碼誤碼率，并按照等效單周期內(nèi)的誤差狀況疊加得到完整誤碼率，總誤碼率小于相互獨(dú)立的兩種誤碼源直接疊加的結(jié)果，即。在極特殊狀態(tài)下，若兩種誤碼同時(shí)發(fā)生，雙重誤碼可恢復(fù)到非誤碼，其實(shí)質(zhì)是對(duì)錯(cuò)誤數(shù)據(jù)的錯(cuò)誤鎖存得到正確的數(shù)據(jù)。為簡(jiǎn)化模型分析可忽略低概率事件，并可用最大誤碼率1+2估算最差條件下的總誤碼率。

3 誤碼模型

為正確鎖存數(shù)據(jù)，觸發(fā)器鎖存時(shí)刻之前數(shù)據(jù)穩(wěn)定不變的最小時(shí)間應(yīng)大于觸發(fā)器的建立時(shí)間t，而保持時(shí)間t決定了觸發(fā)器鎖存時(shí)刻之后，數(shù)據(jù)需維持穩(wěn)定不變的最小時(shí)間。輸入數(shù)據(jù)需在觸發(fā)器鎖存時(shí)刻之前與之后的建立保持時(shí)間sh內(nèi)維持穩(wěn)定不變，才能正確鎖定數(shù)據(jù)，其中sh=t+t，此類(lèi)固有誤碼率可以由sh占時(shí)鐘周期信號(hào)的比重近似估算。在此基礎(chǔ)上，增加編碼誤碼模型，再根據(jù)兩者不同關(guān)聯(lián)特性以特定方式疊加可以得到完整的誤碼模型。

3.1 數(shù)據(jù)跳變沿近似對(duì)齊的誤碼模型

以?xún)晌欢M(jìn)制編碼為例，編碼數(shù)據(jù)周期信號(hào)1和2的頻率分別為1和2,sr和hr分別表示針對(duì)高電平鎖存的建立及保持時(shí)間，sf和hf分別表示針對(duì)低電平鎖存的建立及保持時(shí)間；觸發(fā)器建立(或保持)時(shí)間可取其高、低電平建立(或保持)時(shí)間的平均值。若編碼數(shù)據(jù)跳變沿之間的時(shí)間間隔充分靠近并小于sh，即邊沿非嚴(yán)格對(duì)齊，1和2的誤碼時(shí)間段存在部分重合，各自的固有誤碼不再相互獨(dú)立，有效誤碼率低于各自獨(dú)立誤碼率的線(xiàn)性疊加，即

根據(jù)圖1給出的數(shù)據(jù)采樣時(shí)序關(guān)系，若1和2上升沿間距為1，低頻信號(hào)2下降沿與1上升沿間距為2，則高頻信號(hào)1的鎖存誤碼率為sh′1；由于2上升沿與1跳變沿之間存在交疊的建立保持時(shí)間，所以2引起的建立保持時(shí)間有效作用范圍增加了1+2，即鎖存誤碼率增加了(1+2)/，其中取兩信號(hào)的最小公倍周期，則對(duì)于數(shù)據(jù)跳變沿近似對(duì)齊的兩路編碼信號(hào)其總誤碼率為

圖1 相鄰二分頻數(shù)據(jù)采樣的時(shí)序關(guān)系圖

顯然，以上總誤碼率仍滿(mǎn)足式(2)給定的約束條件，且式中第1項(xiàng)為觸發(fā)器鎖存單路高頻信號(hào)的固有鎖存誤碼，對(duì)于多位編碼的誤碼率，由數(shù)據(jù)變化頻率最高的權(quán)重位決定；第2項(xiàng)給出了兩路二進(jìn)制編碼細(xì)微延遲失配下低頻數(shù)據(jù)位鎖存對(duì)總誤碼的貢獻(xiàn)。降低各路編碼信號(hào)的頻率，采用低建立保持時(shí)間的觸發(fā)器，減小各路數(shù)據(jù)跳變沿之間的細(xì)微延遲差異是降低數(shù)據(jù)鎖存誤碼率的基本方法。若式(3)中1=2=0，則總誤碼率僅來(lái)自于高頻數(shù)據(jù)的鎖存誤碼，邊沿嚴(yán)格對(duì)齊可將各路間失配對(duì)誤碼率附加的影響降為0，以上兩路編碼可推廣到多級(jí)二進(jìn)制編碼輸出模型。當(dāng)二進(jìn)制編碼中任意兩位數(shù)據(jù)跳變沿的間距大于建立保持時(shí)間，則需要采用3.2節(jié)數(shù)據(jù)跳邊沿非對(duì)齊模型進(jìn)行相關(guān)誤碼率的計(jì)算。

3.2 數(shù)據(jù)跳變沿非對(duì)齊的誤碼模型

對(duì)于其它非二進(jìn)制編碼方法，通常其相鄰兩位編碼輸出信號(hào)的邊沿間距遠(yuǎn)大于建立保持時(shí)間，滿(mǎn)足邊沿?zé)o交疊條件；若1和2頻率相同，初始沿不交疊必然導(dǎo)致信號(hào)相位交錯(cuò)且不會(huì)再交疊；1和2頻率如存在整數(shù)倍關(guān)系，初始邊沿錯(cuò)位，且錯(cuò)位的相位差小于各編碼輸出的最小周期，兩路信號(hào)之間仍然不會(huì)出現(xiàn)邊沿交疊。在此重復(fù)周期內(nèi)，僅需計(jì)算各自數(shù)據(jù)通路的鎖存誤碼率，疊加后得到總的鎖存誤碼率。將以上兩信號(hào)關(guān)系推廣到無(wú)邊沿交疊的多位編碼輸出狀態(tài)，得到由鎖存誤碼決定的總誤碼率為

對(duì)于跳變沿非交疊的編碼方法，兩路交錯(cuò)信號(hào)之間延遲失配產(chǎn)生的編碼誤碼，可用圖2定性說(shuō)明。1和2為理想無(wú)延遲編碼輸出，和為有延遲的實(shí)際編碼輸出，與1和2的相對(duì)延遲分為上升沿延遲dr1和dr2，以及下降沿延遲df1和df2。若僅編碼輸出有延遲，觸發(fā)數(shù)據(jù)鎖存的采樣信號(hào)沒(méi)有延遲，在編碼數(shù)據(jù)的相對(duì)延遲時(shí)間內(nèi)，實(shí)際編碼數(shù)據(jù)與理想狀態(tài)相反，即對(duì)錯(cuò)誤數(shù)據(jù)的正確鎖存形成誤碼。在一個(gè)周期內(nèi)，兩組信號(hào)相對(duì)延遲構(gòu)成的誤碼總時(shí)間為t=dr1+df1+dr2+df2。由于非交疊下各路信號(hào)引起的編碼誤碼相互獨(dú)立，根據(jù)獨(dú)立原則計(jì)算各自周期內(nèi)的誤碼并疊加，則總的編碼誤碼率為

圖2 各支路延遲不匹配的輸出波形

以上兩路無(wú)交疊邊沿誤碼可推廣到級(jí)無(wú)交疊編碼支路的情況，對(duì)于相互獨(dú)立的數(shù)據(jù)鎖存與編碼誤碼，總誤碼率為

與數(shù)據(jù)跳變沿近似對(duì)齊模式不同的是，數(shù)據(jù)跳變沿非對(duì)齊模式下各權(quán)重?cái)?shù)據(jù)位變化的頻率均對(duì)鎖存誤碼有貢獻(xiàn)，且延遲失配對(duì)誤碼的影響也比跳變沿近似對(duì)齊模式下的更大。對(duì)于Gary碼編碼方法，因各編碼支路上升沿相對(duì)延遲相等，設(shè)為dr，下降沿相對(duì)延遲相等，設(shè)為df，則編碼誤碼簡(jiǎn)化為

在各編碼支路頻率均相同的情況下，如同頻碼編碼，式(7)可進(jìn)一步簡(jiǎn)化為

因此，不同編碼方式在不同狀態(tài)條件下的誤碼率，可以通過(guò)以上解析模型定量描述。

4 低誤碼率設(shè)計(jì)

根據(jù)所建立的誤碼模型，首先分析降低誤碼的基本策略和方法，隨后給出具體的實(shí)現(xiàn)方案并加以驗(yàn)證。

4.1 編碼誤碼抑制分析

降低觸發(fā)器建立保持時(shí)間和編碼數(shù)據(jù)的頻率，是降低鎖存誤碼的基本方法。對(duì)于延遲失配造成的編碼誤碼可以通過(guò)控制采樣信號(hào)延遲以減小此類(lèi)誤碼所占的比重。為簡(jiǎn)化分析，對(duì)每路數(shù)據(jù)信號(hào)的高低電平傳輸延遲采用對(duì)稱(chēng)近似，即dr1=df1=t1,dr2=df2=t2；但不同編碼支路因邏輯門(mén)和路徑深度不同，其傳輸延遲并不相同。設(shè)t1>t2，若控制采樣信號(hào)同步延遲t2，等效為采樣信號(hào)不變，將與同步左移t2，如圖3中和虛線(xiàn)所示。

圖3 采樣信號(hào)延遲td2的等效波形

采樣信號(hào)經(jīng)過(guò)某種延遲匹配控制后的編碼誤碼率與未經(jīng)延遲匹配的編碼誤碼率比值為

實(shí)際上，編碼數(shù)據(jù)高低電平傳輸延遲并不相同，即dri1dfi；并且采樣信號(hào)傳輸延遲t與數(shù)據(jù)傳輸延遲相對(duì)獨(dú)立，由此得到的路編碼數(shù)據(jù)的編碼誤碼率為

對(duì)于傳輸延遲不匹配邊沿非交疊的兩路編碼，若t1=2t2，則=33.3%。隨著t1與t2逐漸接近，且與采樣信號(hào)延遲匹配，則編碼誤碼率逐漸變小，當(dāng)t1=t2=t時(shí)，=0且編碼誤碼率2x=0，即延遲匹配的理想條件下可徹底抑制編碼誤碼。實(shí)際設(shè)計(jì)編碼電路時(shí)，要求條編碼數(shù)據(jù)支路的延遲以及采樣信號(hào)的延遲均盡可能匹配。

4.2 編碼電路設(shè)計(jì)

本文暫不考慮數(shù)據(jù)鎖存誤碼的抑制，編碼電路設(shè)計(jì)僅考慮降低延遲失配引入的非理想編碼誤碼。由于多相位時(shí)鐘信號(hào)相位數(shù)多為2的冪次方，因此二進(jìn)制編碼最為常用。相狀態(tài)節(jié)點(diǎn)編碼后的狀態(tài)位數(shù)=log2，當(dāng)很大時(shí)，位數(shù)大幅度減小，致使傳輸輸出的數(shù)據(jù)位數(shù)明顯下降，因此編碼有助于減小芯片面積和數(shù)據(jù)傳輸時(shí)間等開(kāi)銷(xiāo)。當(dāng)時(shí)，編碼不可省。以=16相輸入、=4位輸出的二進(jìn)制編碼電路為例，根據(jù)延遲鏈中16個(gè)結(jié)點(diǎn)狀態(tài)的特定組合關(guān)系，判斷檢測(cè)采樣信號(hào)在一個(gè)時(shí)鐘周期內(nèi)的相對(duì)位置，經(jīng)編碼得到4位數(shù)據(jù)輸出1~4，其中1為最高權(quán)重位，4為最低權(quán)重位，具體邏輯關(guān)系及其對(duì)應(yīng)的邏輯電路見(jiàn)表1(A)欄，其中B為延遲鏈中第級(jí)輸出的節(jié)點(diǎn)狀態(tài)，=1~16。

表1 3種編碼邏輯關(guān)系及電路結(jié)構(gòu)對(duì)比

門(mén)控信號(hào)有效的計(jì)數(shù)模式下，編碼電路始終有效，即輸出1~Y始終在循環(huán)變化并在采樣信號(hào)到來(lái)后鎖存。對(duì)于二進(jìn)制編碼方式，權(quán)重降低1位則頻率翻倍，位編碼輸出，權(quán)重最低編碼位輸出數(shù)據(jù)Y的頻率為權(quán)重最高位即結(jié)點(diǎn)信號(hào)時(shí)鐘頻率的倍。由二進(jìn)制編碼邏輯可以看出，4條編碼支路的輸入驅(qū)動(dòng)和延遲傳輸路徑各不相同，最低位4延遲最大且頻率最高，誤碼率最高。由于編碼各支路延遲均有失配，調(diào)節(jié)采樣信號(hào)只能滿(mǎn)足其中一路編碼支路延遲匹配的要求，編碼誤碼率難以降低。

采用格雷碼編碼可部分解決非理想編碼誤碼問(wèn)題[13]，格雷碼作為一種無(wú)權(quán)單步自補(bǔ)碼，具備反射特性和循環(huán)特性，同時(shí)具有消除隨機(jī)取數(shù)時(shí)出現(xiàn)重大誤差的能力[14]。格雷碼在任意兩個(gè)相鄰數(shù)之間轉(zhuǎn)換時(shí)，只有一個(gè)權(quán)重?cái)?shù)位發(fā)生變化意味著無(wú)交疊沿，最大數(shù)與最小數(shù)之間也僅一個(gè)狀態(tài)數(shù)不同，大大減少了狀態(tài)轉(zhuǎn)換過(guò)程中邏輯發(fā)生混淆的概率。編碼前將16個(gè)狀態(tài)分為單獨(dú)的16等分，其最低位4有8個(gè)跳變沿，要使各位頻率最低，1~4所有邊沿相加應(yīng)等于16，由于1和同頻的2均對(duì)應(yīng)2個(gè)邊沿，2倍頻的3對(duì)應(yīng)4個(gè)邊沿，以上各位相加恰好等于16。4位格雷碼編碼輸出及對(duì)應(yīng)的邏輯電路如表1(B)欄所示。同等條件下，最高權(quán)重位頻率比對(duì)應(yīng)的二進(jìn)制編碼降低一半，該支路的鎖存誤碼率自然降低。但格雷碼中各級(jí)延遲失配依然存在，編碼誤碼仍無(wú)法完全消除。

假設(shè)編碼后1~4依然保持16種原始狀態(tài)，但重新調(diào)整其排列順序，保證每位信號(hào)頻率相同，為此需再增加一位0仲裁位，構(gòu)成同頻編碼，一種同頻編碼邏輯關(guān)系如表1(C)欄所示，除0外，1~4每位輸出異或邏輯的兩位輸入狀態(tài)節(jié)點(diǎn)均間隔4個(gè)節(jié)點(diǎn)，因此輸出頻率相同，附加的0仲裁位頻率相比以上節(jié)點(diǎn)頻率減半。對(duì)比表1中的3種編碼方法的電路結(jié)構(gòu)，僅同頻編碼電路中5個(gè)編碼輸出支路同時(shí)可以實(shí)現(xiàn)比較嚴(yán)格的對(duì)稱(chēng)匹配，抑制編碼誤碼的效果最佳。

5 仿真計(jì)算與測(cè)試結(jié)果分析

5.1 仿真評(píng)估

二進(jìn)制、格雷碼、同頻碼3類(lèi)編碼方式都存在觸發(fā)器固有的鎖存誤碼，在觸發(fā)器建立保持時(shí)間固定不變的條件下，誤碼率與編碼數(shù)據(jù)相對(duì)延遲及各編碼位的頻率有關(guān)。在相同的時(shí)鐘頻率驅(qū)動(dòng)下，可根據(jù)各類(lèi)編碼不同位的頻率，計(jì)算出各權(quán)重位的固有鎖存誤碼率，再計(jì)算各支路延遲失配產(chǎn)生的編碼誤碼，進(jìn)而評(píng)估整體誤碼水平。

圖4(a)為二進(jìn)制編碼輸出波形，其中橫坐標(biāo)為仿真的時(shí)間，縱坐標(biāo)為電壓值，電壓值的高、低分別代表邏輯電平1和0。圖中各條支路邊沿近似對(duì)齊且頻率依次成倍數(shù)關(guān)系，若編碼位相鄰跳變區(qū)相互靠近距離小于建立保持時(shí)間，則需采用數(shù)據(jù)跳變沿近似對(duì)齊的誤碼模型，否則該兩路編碼應(yīng)采用數(shù)

據(jù)跳變沿非對(duì)齊的誤碼模型。采樣信號(hào)出現(xiàn)在各編碼數(shù)據(jù)信號(hào)跳變沿附近的鎖存誤碼可以利用式(3)或式(4)方便得到，在理想交疊條件下等效頻率為各權(quán)重位中的最高頻率；在非交疊模式下所有權(quán)重位均有效，等效頻率取各權(quán)重位頻率之和。

圖4 二進(jìn)制編碼及其誤碼計(jì)算示意圖

格雷碼編碼輸出仿真結(jié)果如圖5所示，各編碼輸出均無(wú)交疊沿，1與2保持原有編碼輸入頻率不變，則其它兩路數(shù)據(jù)的頻率相比二進(jìn)制編碼方法同比特位頻率減半，對(duì)應(yīng)的鎖存誤碼率同比例下降。4條傳輸鏈不匹配造成的邊沿延遲偏差引入明顯的編碼誤碼。

圖5 格雷碼編碼輸出波形

同頻編碼輸出仿真結(jié)果如圖6所示，編碼輸出的0~4中，1~4數(shù)據(jù)頻率相同，且無(wú)交疊沿，該頻率為時(shí)鐘頻率即仲裁位0頻率的兩倍。從1~44條鏈的邏輯結(jié)構(gòu)看，其扇入數(shù)量相同，邏輯結(jié)構(gòu)相同，邏輯門(mén)級(jí)數(shù)相同，延遲相同，頻率穩(wěn)定，編碼誤碼率極低。同頻率碼所獲得的性能改善所付出的代價(jià)，是增加了一位冗余仲裁位0，仲裁位的應(yīng)用使編碼電路的面積略有增加。

圖6 同頻率碼編碼輸出波形

電路中采用的主從式DFF觸發(fā)器，其高電平建立、保持時(shí)間均為0，低電平建立、保持時(shí)間分別為70 ps, 100 ps，計(jì)數(shù)時(shí)鐘頻率0=40 MHz。3種編碼方式的鎖存誤碼率和編碼誤碼率均可根據(jù)不同模式下的誤碼模型直接計(jì)算得到。假設(shè)二進(jìn)制編碼與其它兩種編碼方法一樣均適用于邊沿非對(duì)齊模型，則對(duì)于二進(jìn)制、格雷碼和同頻碼3種編碼方式，每種編碼模式下各權(quán)重位等效頻率分別為0+20+ 40+80=150,0+0+20+40=80,0+20+20+20+ 20=90，即3種編碼的鎖存誤碼率比例關(guān)系近似為15:8:9。實(shí)際二進(jìn)制編碼因邊沿近似對(duì)齊帶來(lái)的相鄰數(shù)據(jù)位建立保持時(shí)間的部分交疊，其近似交疊模式下誤碼計(jì)算結(jié)果相比以上非交疊模式有不同程度的降低。對(duì)3種編碼電路分別進(jìn)行各自條件下的最佳延遲匹配，理論計(jì)算結(jié)果如表2所示，結(jié)果表明，同頻碼在同等時(shí)鐘頻率下的誤碼率最低，其編碼誤碼近似為0，與無(wú)編碼的數(shù)據(jù)直接鎖存電路總誤碼率等效；雖然增加了1個(gè)用于冗余位所需的觸發(fā)器電路，但總誤碼率分別降低到二進(jìn)制碼的1/2和格雷碼的3/5左右，且編碼位最高頻率的降低可帶來(lái)明顯的功耗降低。

表2 3種編碼方式的誤碼率計(jì)算結(jié)果(%)

5.2 測(cè)試結(jié)果

一款基于雙延遲鎖定環(huán)的三段式TDC采用了低誤碼率的同頻碼編碼方法，基于TSMCCMOS工藝流片。對(duì)TDC電路進(jìn)行單射精度測(cè)量[15,16]，測(cè)試時(shí)選用4個(gè)不同檔位進(jìn)行精測(cè)，每一檔位進(jìn)行多組數(shù)據(jù)量測(cè)量，保證數(shù)據(jù)覆蓋檔位中較多時(shí)刻，針對(duì)300 ns檔由100組擴(kuò)大為500組。所有檔數(shù)據(jù)按統(tǒng)計(jì)學(xué)原理進(jìn)行粗處理，且數(shù)據(jù)服從高斯分布，取置信水平為0.95，默認(rèn)區(qū)間外數(shù)據(jù)為錯(cuò)誤數(shù)據(jù)，即所默認(rèn)誤碼造成的粗大誤差結(jié)果。

表3給出了誤碼率測(cè)試分析的理論數(shù)據(jù)和實(shí)際測(cè)量數(shù)據(jù)，其中理論誤碼率即總誤碼率為觸發(fā)器鎖存誤碼率與編碼誤碼率之和，將測(cè)量的錯(cuò)誤數(shù)據(jù)組占測(cè)量組總數(shù)的比重，定義為實(shí)測(cè)的綜合誤碼率?？紤]到理論模型建模條件的近似和實(shí)際測(cè)試存在的誤差，理論計(jì)算和實(shí)測(cè)結(jié)果近似吻合，兩者之間的偏差在允許的范圍內(nèi)。對(duì)于同頻編碼電路，此時(shí)固有誤碼率占據(jù)主導(dǎo)，繼續(xù)降低誤碼率，將主要依靠降低工作頻率、減小觸發(fā)器建立保持時(shí)間所帶來(lái)的本征鎖存誤碼率的降低。

表3 誤碼率測(cè)試分析(%)

檔位(ns)測(cè)試組數(shù)無(wú)效組數(shù)誤碼率理論誤碼率綜合誤碼率 50100 666.15.13 200100 44 300500254 500100 64

6 結(jié)束語(yǔ)

基于數(shù)據(jù)采樣和編碼的誤碼機(jī)制，本文提出了典型工作條件和狀態(tài)模式下的誤碼模型，分析了誤碼產(chǎn)生根源并提出降低誤碼率的實(shí)現(xiàn)方法，即降低編碼位最高頻率并減小各編碼支路的延遲失配。對(duì)優(yōu)化后的編碼電路完成了基于TSMCCMOS工藝流片和測(cè)試驗(yàn)證，誤碼率的實(shí)測(cè)結(jié)果與理論計(jì)算相吻合，驗(yàn)證了誤碼模型的正確性和誤碼抑制方法的有效性。

[1] LI Qianfeng and HU Qingsheng. A 10ps 500MS/s two-channel Vernier TDC in 0.18CMOS technology[C]. IEEE Workshop on Advanced Research and Technology in Industry Applications (WARTIA), Ottawa, Canada, 2014: 1268-1271. doi: 10.1109/WARTIA.2014.6976513.

[2] BREZINA C, FU Y, ZAPPON F,. GOSSIPO-4: evaluation of a Novel PLL-based TDC-technique for the readout of gridpix-detectors[J].2014, 61(2): 1007-1014. doi: 10.1109/ TNS.2014.2301141.

[3] UCHIDA Daisuke, IKEBE Masayuki, MOTOHISA Junichi,. A 12-bit, 5.5-μW single-slope ADC using intermittent working TDC with multi-phase clock signals[C]. International Conference on Electronics, Circuits and Systems (ICECS), Marseille, France, 2014: 770-773. doi: 10.1109/ICECS. 2014.7050099.

[4] KALISZ J, SZPLET R, PELKA R,. Single-chip interpolating time counter with 200-ps resolution and 43-s range[J]., 1997, 46(4): 851-856. doi: 10.1109/19.650787.

[5] KATOH Kentaroh, DOI Yoshihito, ITO Satoshi,. An analysis of stochastic self-calibration of TDC using two ring oscillators[C]. IEEE Conference on Asian Test Symposium (ATS), Jiaosi Township, China, 2013: 140-146. doi: 10.1109/ ATS.2013.35.

[6] URANO Yuki, YUN WonJoo J, KURODA Tadahiro,. A 1.26 mW/Gbps 8 locking cycles versatile all-digital CDR with TDC combined DLL[C]. International Symposium on Circuits and Systems (ISCAS), Beijing, China, 2013: 1576-1579. doi: 10.1109/ISCAS.2013.6572161.

[7] 姚茂群, 張立彬, 耿亮. 電流型 CMOS 脈沖 D 觸發(fā)器設(shè)計(jì)[J]. 電子與信息學(xué)報(bào), 2014, 36(9): 2278-2282. doi: 10.3724/ SP.J.1146.2013.00343.

YAO Maoqun, ZHAGN Libin, and GENG Liang. Design of current-mode CMOS pulse-triggered D flip-flops[J].&, 2014, 36(9): 2278- 2282. doi: 10.3724/SP.J.1146.2013.00343.

[8] 歐慶于, 羅芳, 吳曉平. 基于 NCL 電路的抗故障攻擊設(shè)計(jì)研究[J]. 電子與信息學(xué)報(bào), 2014, 36(7): 1648-1655. doi: 10.3724/ SP.J.1146.2013.00750.

OU Qingyu, LUO Fang, and WU Xiaoping. The research on countermeasure against fault attacks for NCL circuits[J].&, 2014, 36(7): 1648-1655. doi: 10.3724/SP.J.1146.2013.00750.

[9] PELKA R, KALISZ J, and SZPLET R. Nonlinearity correction of the integrated time-to-digital converter with direct coding[J]., 1997, 46(2): 449-453. doi: 10.1109/19.571882.

[10] POLAT ? and MANZAK A. Design and analysis of low power Carbon Nanotube Field Effect Transistor (CNFET) D Flip-Flops (DFFs)[C]. International Conference on Computer Research and Development (ICCRD), Shanghai, China, 2011, 3: 399-401. doi: 10.1109/ICCRD.2011.5764223.

[11] TAIT A N and PRUCNAL P R. Applications of wavelength-fan-in for high-performance distributed processing systems[C]. Proceedings of the IEEE/ACM International Symposium on Nanoscale Architectures, Paris, France, 2014: 177-178. doi: 10.1109/NANOARCH.2014. 6880485.

[12] JIN Wei, LU Sheng, HE Weifeng,. Robust design of sub-threshold flip-flop cells for wireless sensor network[C]. International Conference on VLSI and System-on-Chip (VLSI-SoC), Hong Kong, China, 2011: 440-443. doi: 10.1109/VLSISoC.2011.6081623.

[13] SALIGRAM Rakshith and RAKSHITH T R. Contemplation of synchronous Gray Code counter and its variants using reversible logic gates[C]. IEEE Conference on Information & Communication Technologies (ICT), JeJu Island, Korea, 2013: 661-665. doi: 10.1109/CICT.2013.6558177.

[14] KALISZ J, PAWLOWSKI M, and PELKA R. Error analysis and design of the Nutt time-interval digitiser with picosecond resolution[J].:, 1987, 20(11): 1330-1341.

[15] REDANT Tom, STUBBE Frederic, and DEHAENE Wim. A low power time-of-arrival ranging front end based on a 8-channel 2.2 mW, 53ps single-shot-precision time-to-digital converter[C]. IEEE Conference on Solid State Circuits, Jeju, Korea, 2011: 321-324. doi: 10.1109/ASSCC.2011.6123578.

[16] HENZLER Stephan. Time-to-Digital Converters[M]. London, Springer Science & Business Media, 2010: 25-31.

Research on Low Bit Error Rate Encoding Method for Data Latch Processing

WU Jin①JIANG Qi②ZHENG Lixia①SUN Dongchen②SONG Ke②SUN Weifeng②

①(,,214135,),②(,,210096,)

In the data processing of quantified time signal, traditional encoding method in high frequency is faced with the problem of high Bit Error Rate (BER) affecting the data’s quantitative accuracy. This paper presents BER mechanism analytical model according to the analysis of the causes of bit error, which takes both data latch and delay mismatch effects of different state pattern into consideration. And the analysis of same frequency coding mode with low BER is put forward based on the comparison of the binary and Gray coding method. The circuit and layout designs of Time to Digital Converter (TDC) with same frequency coding mode are implemented in TSMC 0.35mm CMOS process. The test results of the Multi Project Wafer (MPW) chip show that BER of the same frequency coding mode is effectively reduced compared with traditional encoding modes under the same conditions.

Coding circuit; Time to Digital Converter (TDC); Bit Error Rate (BER); Data sampling

TN402

A

1009-5896(2016)07-1831-07

10.11999/JEIT151104

2015-09-29；改回日期：2016-03-03；網(wǎng)絡(luò)出版：2016-04-07

鄭麗霞 zhenglx79@163.com

江蘇省自然科學(xué)基金(BK2012559)

Natural Science Foundation of Jiangsu Province (BK2012559)

吳 金： 男， 1965年生，博士，教授，研究方向?yàn)榧呻娐吩O(shè)計(jì)、紅外傳感信號(hào)檢測(cè).

江 琦： 男， 1992年生，碩士生，研究方向?yàn)闀r(shí)間數(shù)字轉(zhuǎn)換電路設(shè)計(jì).

鄭麗霞： 女， 1979年生，講師，研究方向?yàn)榧t外讀出電路.