基于FPGA的可變速率PSK數(shù)字解調(diào)器實(shí)現(xiàn)

毛小群

（重慶電子工程職業(yè)學(xué)院，重慶　401331）

基于FPGA的可變速率PSK數(shù)字解調(diào)器實(shí)現(xiàn)

毛小群

（重慶電子工程職業(yè)學(xué)院，重慶401331）

針對(duì)QPSK變速率調(diào)制數(shù)字系統(tǒng)，提出了一種新的基于現(xiàn)場(chǎng)可編程門陣列（FPGA）實(shí)現(xiàn)方法，該系統(tǒng)可以支持4.88 Kb/s到2Mb/s和更高的連續(xù)比特速率。設(shè)計(jì)采用混合乘法器、數(shù)控振蕩器（NCO）和積分-梳狀濾波器（CIC），并給出了系統(tǒng)中載波和信號(hào)恢復(fù)電路的設(shè)計(jì)結(jié)構(gòu)，且可以移植到任何FPGA器件。提出的設(shè)計(jì)在Xilinx Virtex-5 FPGA平臺(tái)進(jìn)行了硬件測(cè)試。硬件實(shí)現(xiàn)結(jié)果顯示，采用本方法實(shí)現(xiàn)的解調(diào)器，表現(xiàn)出優(yōu)越的使用效率。

變速率，調(diào)制器，比特速率，現(xiàn)場(chǎng)可編程門陣列

0　引言

隨著全球范圍內(nèi)個(gè)人通信需求的不斷增長(zhǎng)，衛(wèi)星通信的使用規(guī)模也不斷增大。相移鍵控（PSK）因?yàn)槠漭^好的抗噪能力（即使在低Eb/N0的情況下，相比其他方法它有更低的誤碼率）和再生能力，可以維持較高的服務(wù)通信質(zhì)量（QoS），成為在衛(wèi)星通訊中最常用的數(shù)字調(diào)制技術(shù)。

先進(jìn)的衛(wèi)星間通信必須支持不同速率，以滿足用戶對(duì)更大帶寬的聲音、視頻和數(shù)據(jù)通信的需求。解調(diào)器在任何航空和地面通信接收器中都是一個(gè)關(guān)鍵的部分，用來(lái)從調(diào)制信號(hào)中獲得需求的基帶數(shù)據(jù)。為了實(shí)現(xiàn)速率達(dá)到2Mb/s或者更高的數(shù)字解調(diào)器，可以使用FPGA來(lái)實(shí)現(xiàn)可變速率的解調(diào)器。

文獻(xiàn)［1］提出了一種QPSK數(shù)字解調(diào)器，通過調(diào)整解調(diào)器電路結(jié)構(gòu)，來(lái)完成QAM調(diào)制方式的解調(diào)工作；文獻(xiàn)［2］則提出了無(wú)需改變電路結(jié)構(gòu)的數(shù)字解調(diào)器，就能夠完成QPSK及8PSK解調(diào)工作；文獻(xiàn)［3］提出了一種采用并行結(jié)構(gòu)的高速數(shù)字解調(diào)器，這3種解調(diào)器都是基于對(duì)固定速率，且速率低于2Mb/s的情況。

本文設(shè)計(jì)了一種基于FPGA實(shí)現(xiàn)的可變速率的QPSK解調(diào)器。并在Xilinx Virtex5 FPGA系列的VC707評(píng)估板上進(jìn)行了設(shè)計(jì)驗(yàn)證。設(shè)計(jì)采用混合乘法器、數(shù)控振蕩器（NCO）和積分-梳狀濾波器（CIC），并給出了系統(tǒng)中載波和信號(hào)恢復(fù)電路的設(shè)計(jì)結(jié)構(gòu)。該系統(tǒng)可以支持4.88 Kb/s到2Mb/s和更高的連續(xù)比特速率。

1　PSK通信系統(tǒng)原理

圖1顯示了一個(gè)典型的衛(wèi)星通信PSK系統(tǒng)的基本原理圖。它包含基帶數(shù)據(jù)的信源編碼，載波相位調(diào)制和AWGN信道（天線與通信媒體終端之間，RF信號(hào)傳輸?shù)哪Ｐ停?］。

圖1　典型PSK通信系統(tǒng)的基本結(jié)構(gòu)框圖

在接收端，通過相反的過程獲得需求的基帶數(shù)據(jù)。數(shù)據(jù)的解調(diào)可以通過再生實(shí)現(xiàn)，也可以通過模擬或者數(shù)字接收器實(shí)現(xiàn)。解調(diào)器的數(shù)字實(shí)現(xiàn)應(yīng)該是首選［5］，因?yàn)橄啾饶M解調(diào)，數(shù)字解調(diào)器具有可編程性和更快的定時(shí)恢復(fù)。

表1顯示了QPSK解調(diào)的技術(shù)參數(shù)。根據(jù)處理的反轉(zhuǎn)圖像調(diào)制信號(hào)的頻譜中心值，采樣頻率設(shè)定為70MHz。

表1　解調(diào)器技術(shù)參數(shù)

2　提出的解調(diào)器設(shè)計(jì)

圖2顯示了提出的數(shù)字QPSK解調(diào)器的設(shè)計(jì)框圖。它包括3個(gè)跟蹤回路：自動(dòng)給增益回路（AGC），載波捕獲/跟蹤回路和符號(hào)跟蹤回路。

圖2　提出的數(shù)字PSK解調(diào)器結(jié)構(gòu)

AGC回路跟蹤和調(diào)節(jié)由路徑損耗引起的輸入信號(hào)功率變化。載波跟蹤回路可以消除載波頻率和相位的不確定性（由于振蕩器的不穩(wěn)定性，符號(hào)跟蹤回路的相位消除，數(shù)據(jù)中頻率的不確定性和接收數(shù)據(jù)的時(shí)鐘同步等問題引起）［6］。一個(gè)有限狀態(tài)機(jī)被用于選擇捕獲或者跟蹤的模式，和選擇假鎖和實(shí)鎖狀態(tài)的輸出。

2.1數(shù)控振蕩器和混合器設(shè)計(jì)

設(shè)計(jì)數(shù)控振蕩器（NCO）是為了產(chǎn)生正弦和余弦載波［7］，用于與數(shù)字調(diào)制的輸入數(shù)據(jù)進(jìn)行結(jié)合。正弦信號(hào)被用于相位組件，而余弦信號(hào)用于產(chǎn)生復(fù)雜信號(hào)的正交分量［8］。圖3顯示了NCO的設(shè)計(jì)結(jié)構(gòu)。表2給出了NCO的技術(shù)指標(biāo)參數(shù)。

圖3　FPGA中NCO設(shè)計(jì)結(jié)構(gòu)圖

表2　NCO技術(shù)參數(shù)

在相關(guān)信道的載波頻率附近，混合器將數(shù)字化的輸入數(shù)據(jù)樣本與合成載波相乘，以便將需要的信道帶入基帶范圍。混合器的輸出同時(shí)包含頻率組件在輸入采樣頻率的和值與差值。為了硬件驗(yàn)證本文設(shè)計(jì)，結(jié)構(gòu)中混合器必須在ADC的采樣頻率下進(jìn)行工作。如表3給出了混合器的技術(shù)指標(biāo)參數(shù)。

表3　混合器技術(shù)參數(shù)

2.2環(huán)路濾波器設(shè)計(jì)

提出的解調(diào)器結(jié)構(gòu)中的環(huán)路濾波器是一個(gè)二階滯后濾波器，如圖4所示。濾波傳輸函數(shù)為：

圖4　數(shù)字環(huán)路濾波器

二階鎖相環(huán)的環(huán)路帶寬Bn為：

根據(jù)載波和符號(hào)跟蹤環(huán)的環(huán)路帶寬，可以計(jì)算出環(huán)路濾波器系數(shù)，如下式所示：

其中，wn是環(huán)路的固有頻率，Tsamp是采樣間隔，ξ是阻尼系數(shù)，K0和Kd為NCO增益和混合器增益。

2.3CIC濾波器設(shè)計(jì)

在提出的數(shù)字解調(diào)器結(jié)構(gòu)中，為了進(jìn)一步處理信號(hào)需要兩個(gè)必須的功能：低通濾波和抽樣。在混合器之后必須立刻進(jìn)行低通濾波，以便消除由混合功能引起的多余信號(hào)頻率。抽樣是為了減少輸入采樣速率，以便為后續(xù)階段在最大程度上，減少所需釋放信號(hào)的過程［9］。

CIC濾波器是一個(gè)十分有效的執(zhí)行抽樣的方法［10］，圖5顯示了CIC濾波器的結(jié)構(gòu)。包括N個(gè)級(jí)聯(lián)積分器（鎖定采樣頻率為fs），速率變化因子R，N個(gè)級(jí)聯(lián)的梳階段（工作頻率為fs/R），其中N具體的數(shù)量或者濾波器階數(shù)。CIC濾波器是高效的硬件濾波器結(jié)構(gòu)，因?yàn)樗皇褂靡莆患拇嫫骱图臃ㄆ鱽?lái)執(zhí)行濾波功能［5］。

圖5　CIC抽樣濾波器結(jié)構(gòu)圖

濾波器擁有一個(gè)頻率響應(yīng)函數(shù)，如下所示。

其中，f是相對(duì)于輸入采樣速率的歸一化頻率，k濾波增益且R是抽樣速率。

通過抽樣因子R可以控制濾波器通帶帶寬［11］，而R是可以調(diào)節(jié)的，從而可以提供靈活的解調(diào)帶寬來(lái)匹配符號(hào)邊界。濾波器技術(shù)參數(shù)如表4所示。

表4　CIC濾波器技術(shù)參數(shù)

在CIC濾波器之后使用了可編程的有限脈沖響應(yīng)濾波器（PFIR），以便彌補(bǔ)頻帶傾斜。精度密度系數(shù)可以制定在1 bits到32 bits范圍內(nèi)。圖6顯示了符號(hào)速率為2Mb/s時(shí)，補(bǔ)償CIC的濾波響應(yīng)。

圖6　補(bǔ)償CIC濾波響應(yīng)

為了增加信噪比（SNR）以便更好地實(shí)現(xiàn)信號(hào)估計(jì)，在解調(diào)器中使用根余弦濾波器作為匹配濾波器。升余弦濾波器的幅值響應(yīng)為：

其中，Ts表示單位符號(hào)間隔，α表示滾降系數(shù)并且在系統(tǒng)實(shí)現(xiàn)中設(shè)置為0.35。

3　實(shí)驗(yàn)結(jié)果與分析

整個(gè)設(shè)計(jì)的實(shí)現(xiàn)是使用VerilogHDL 2001，且沒有使用FPGA IP核，因此，提出的設(shè)計(jì)是獨(dú)立平臺(tái)，可以應(yīng)用于任何FPGA模塊比如Xilinx或者Actel。盡管如此，本文FPGA實(shí)現(xiàn)實(shí)驗(yàn)使用了XilinxISE9.2i，功能函數(shù)仿真使用了與Xilinx Virtex-5 FPGA匹配的Questa Sim 10.0b。圖7顯示了實(shí)現(xiàn)提出設(shè)計(jì)的硬件測(cè)試系統(tǒng)。包括COMTECH調(diào)制解調(diào)器用于調(diào)制輸入，Tektronix TLA5201B邏輯分析儀用于捕獲和觀察解調(diào)器的輸出結(jié)果。

圖7　硬件測(cè)試系統(tǒng)

使用Simulink模型對(duì)不同的設(shè)計(jì)參數(shù)進(jìn)行了仿真，從而更容易的完成硬件實(shí)現(xiàn)。下頁(yè)圖8給出了符號(hào)速率為2Mb/s時(shí)，解調(diào)器端口4相位星座圖和眼圖。

圖8 QPSK星座和眼圖

圖9（a）顯示了在閉環(huán)條件下輸入與本地載波之間，載波跟蹤環(huán)路的相位誤差響應(yīng)。圖9（b）顯示了符號(hào)速率為2Mb/s時(shí)BER的理論值與仿真值。PSK編碼系統(tǒng)達(dá)到了0.5dB的實(shí)現(xiàn)裕量，編碼增益大概為5dB。

圖9?。╝）鎖定載波跟蹤環(huán)路的載波相位誤差

圖9（b）載波跟蹤環(huán)路的BER曲線

圖10顯示了由ADC通過40Mb/s采樣后，70MHz載波16 384點(diǎn)的FFT圖。無(wú)雜散動(dòng)態(tài)范圍（SFDR）＞50 dB，由此可以看出相對(duì)于ADC動(dòng)態(tài)范圍，解調(diào)器的性能是獨(dú)立分布的。

圖10　ADC特性的FFT圖

已調(diào)信號(hào)需要通過Xilinx開發(fā)板集成的ACD模擬設(shè)備AD9054A，且通過邏輯分析儀捕獲其輸出。該數(shù)據(jù)存儲(chǔ)在FPGA的ROM中，作為整個(gè)設(shè)計(jì)的仿真輸入。Questa Sim 10.0b的結(jié)果如圖11所示。仿真結(jié)果包括相位誤差處于鎖定狀態(tài)時(shí)的調(diào)制信號(hào)輸入，NCO的合成載波，混合器輸出，數(shù)字ADC輸出，CIC濾波器輸出。

4　結(jié)論

本文提出一種硬件有效的QPSK數(shù)字解調(diào)器結(jié)構(gòu)，該設(shè)計(jì)使用可編程數(shù)據(jù)速率，可適用于先進(jìn)的衛(wèi)星通信系統(tǒng)。提出的設(shè)計(jì)是獨(dú)立平臺(tái)，可以移植在任何目標(biāo)FPGA。提出的設(shè)計(jì)在Xilinx Virtex-5 FPGA平臺(tái)進(jìn)行了硬件測(cè)試。硬件實(shí)現(xiàn)結(jié)果顯示，采用本文方法實(shí)現(xiàn)的解調(diào)器，表現(xiàn)出優(yōu)越的使用效率。

圖11　數(shù)字解調(diào)器的功能仿真結(jié)果

［1］向東游，張華棟，李忠亮.一種適用于QPSK遙測(cè)接收機(jī)的符號(hào)定時(shí)估計(jì)器的FPGA實(shí)現(xiàn)研究［J］.計(jì)算機(jī)測(cè)量與控制，2013，21（9）：2538-2540.

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FPGA Implementation of Variable Rate PSK Digital Demodulator

MAO Xiao-qun
（Chongqing College of Electronic Engineering，Chongqing 401331，China）

In order to achieve QPSK variable rate modulation digital system，a novel based on field programmable gate array（FPGA）implementation method is proposed.The system can support 4.88Kb/s to 2Mb/s and higher continuous bit rate.Design with the mixed multiplier，numerically controlled oscillator（NCO）and integral comb filter（CIC），and the structure of carrier recovery circuit and signal of the system is described.This system can be ported to any FPGA device.The proposed design of the hardware tests in the Xilinx Virtex-5 FPGA platform.The test results show that the proposed demodulator show superior ability in efficiency.

variable rate，modulator，bit rate，field programmable gate array（FPGA）

TN761

A

1002-0640（2016）08-0181-04

2015-06-05

2015-07-23

毛小群（1981-），女，湖南邵陽(yáng)人，研究生，講師。研究方向：電子技術(shù)、自動(dòng)化控制，信號(hào)處理。