用于8位80 MS/s模數(shù)轉(zhuǎn)換器的增益數(shù)模單元電路

董嗣萬(wàn)，朱樟明，劉敏杰，楊銀堂

（西安電子科技大學(xué)微電子學(xué)院，陜西西安 710071）

用于8位80 MS/s模數(shù)轉(zhuǎn)換器的增益數(shù)模單元電路

董嗣萬(wàn)，朱樟明，劉敏杰，楊銀堂

（西安電子科技大學(xué)微電子學(xué)院，陜西西安 710071）

提出了一種針對(duì)高速中精度模數(shù)轉(zhuǎn)換器的增益數(shù)模單元電路優(yōu)化設(shè)計(jì)，滿足8位80 MS/s流水線模數(shù)轉(zhuǎn)換器的要求.通過(guò)優(yōu)化設(shè)計(jì)一種改進(jìn)傳輸門開(kāi)關(guān)，提高了增益數(shù)模單元電路的線性度；針對(duì)高增益兩級(jí)寬帶運(yùn)算放大器，提出了一種寬帶運(yùn)算放大器優(yōu)化設(shè)計(jì)方法，能有效地優(yōu)化運(yùn)算放大器的建立時(shí)間和功耗；優(yōu)化設(shè)計(jì)了一種高速低功耗動(dòng)態(tài)比較器，在提高速度方面具有優(yōu)勢(shì).基于0.18μm 1.8 V CMOS工藝完成了增益數(shù)模單元及8位80 MS/s流水線模數(shù)轉(zhuǎn)換器的流片驗(yàn)證，測(cè)試結(jié)果表明，在80 MHz采樣頻率下，輸入信號(hào)頻率為35 MHz時(shí)，模數(shù)轉(zhuǎn)換器的信號(hào)噪聲失調(diào)比為48.9 d B，有效位數(shù)為7.83位.

增益數(shù)模單元；運(yùn)放優(yōu)化；傳輸門；動(dòng)態(tài)比較器；流水線模數(shù)轉(zhuǎn)換器

增益數(shù)模單元（Multiplying Digital-to-Analog Converter，MDAC）是流水線模數(shù)（Analog to Digital，A/ D）轉(zhuǎn)換器電路的核心模塊，由于其轉(zhuǎn)換速度和有效位數(shù)制約了整個(gè)模數(shù)轉(zhuǎn)換器所能達(dá)到的最大轉(zhuǎn)換速度和最高分辨率，所以高速增益數(shù)模單元電路的研究對(duì)設(shè)計(jì)高速流水線模數(shù)轉(zhuǎn)換器具有重大的意義［1-4］.增益數(shù)模單元電路中信號(hào)導(dǎo)通開(kāi)關(guān)、運(yùn)算跨導(dǎo)放大器（Operational Transconductance Amplifier，OTA）、比較器等關(guān)鍵部分的設(shè)計(jì)尤為重要.針對(duì)傳統(tǒng)傳輸門結(jié)構(gòu)，在不引入較復(fù)雜電路的情況下，筆者提出一種改進(jìn)的金屬氧化物半導(dǎo)體（Metal Oxide Semiconductor，MOS）開(kāi)關(guān)以減少導(dǎo)通電阻非線性.對(duì)于高精度的模數(shù)轉(zhuǎn)換器，運(yùn)算跨導(dǎo)放大器需要提供高增益和大帶寬，筆者分析了一種非傳統(tǒng)米勒補(bǔ)償兩級(jí)運(yùn)放，對(duì)電路進(jìn)行Matlab建模優(yōu)化，并用gmId查表方法［5］設(shè)計(jì)，對(duì)運(yùn)放的單位增益帶寬和電路的功耗進(jìn)行優(yōu)化.同時(shí)，設(shè)計(jì)了一種改進(jìn)的動(dòng)態(tài)鎖存比較器，以提高轉(zhuǎn)換速率.

1 增益數(shù)模單元電路結(jié)構(gòu)及開(kāi)關(guān)優(yōu)化

筆者采用電容翻轉(zhuǎn)型增益數(shù)模單元電路，與電荷再分配型結(jié)構(gòu)相比，所需電容數(shù)量少，面積更小，功耗更低，噪聲性能更好［6］.整體結(jié)構(gòu)及傳輸函數(shù)如圖1（a）和圖1（b）所示，在采樣相位，開(kāi)關(guān)Φ1閉合，實(shí)現(xiàn)對(duì)輸入信號(hào)的底極板采樣.采樣電容底極板與輸入信號(hào)相連接，頂極板與共模電位相連接，采樣結(jié)束時(shí)差分輸入信號(hào)保存在兩個(gè)采樣電容上.在保持相位，反饋開(kāi)關(guān)Φ2閉合，反饋電容的底極板與輸出端短接，頂極板與輸入端短接，信號(hào)同時(shí)轉(zhuǎn)移到了輸出端.

圖1　增益數(shù)模單元單邊簡(jiǎn)化及所用傳輸門示意圖

由于開(kāi)關(guān)存在非理想效應(yīng)，導(dǎo)致采樣信號(hào)失真，這里的采樣與反饋開(kāi)關(guān)S1使用自舉開(kāi)關(guān)實(shí)現(xiàn).對(duì)于反饋開(kāi)關(guān)S2，多數(shù)采用普通的互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal-Oxide-Semiconductor，CMOS）傳輸門，相比于加自舉開(kāi)關(guān)，這種做法節(jié)省了面積和功耗，但是會(huì)降低電路的性能.筆者采用了改進(jìn)的傳輸門［7］來(lái)代替，進(jìn)一步提高了采樣保持電路的線性度.

采樣開(kāi)關(guān)如圖1（c）所示，與傳統(tǒng)互補(bǔ)傳輸門相比，改進(jìn)結(jié)構(gòu)獲得相同的通道電阻而所引入的寄生電容僅為原來(lái)的一半.在開(kāi)關(guān)導(dǎo)通時(shí)，P溝道金屬氧化物半導(dǎo)體（P-channel Metal Oxide Semiconductor，PMOS）管的源極與襯底相連以消除其襯偏效應(yīng)，從而降低了開(kāi)關(guān)的導(dǎo)通電阻；在開(kāi)關(guān)關(guān)閉時(shí)，PMOS管的襯底被接到電源電壓，保證輸入在電源和地的變化范圍內(nèi)，源漏到襯底的寄生二極管處在反偏狀態(tài)，從而提高了開(kāi)關(guān)電路在高頻下的無(wú)雜散動(dòng)態(tài)范圍（Spurious Free Dynamic Range，SFDR）性能.

2 高速高增益運(yùn)算跨導(dǎo)放大器

在高速、中精度增益數(shù)模單元的工程設(shè)計(jì)中，常用的運(yùn)算跨導(dǎo)放大器結(jié)構(gòu)有兩級(jí)式、套筒式、折疊式運(yùn)放以及增益自舉運(yùn)放.套筒式結(jié)構(gòu)由于所需電源電壓高，所以難有較高的輸出擺幅.由于增益自舉運(yùn)放需引入子運(yùn)放，結(jié)構(gòu)較復(fù)雜，并引入較高的功耗，通常只在高精度高位數(shù)增益數(shù)模單元設(shè)計(jì)中采用.單級(jí)折疊式共源共柵結(jié)構(gòu)又達(dá)不到所設(shè)計(jì)增益要求.故筆者采用一種特殊的兩級(jí)米勒補(bǔ)償運(yùn)算放大器，比傳統(tǒng)米勒補(bǔ)償運(yùn)放擁有更高的帶寬和相位裕度，更高的輸出擺幅及對(duì)應(yīng)增益，同時(shí)輸入管用N溝道金屬氧化物半導(dǎo)體（N-channel Metal Oxide Semiconductor，NMOS）管，可以有效地提高電流跨導(dǎo)利用率［8-9］.

2.1運(yùn)算跨導(dǎo)放大器小信號(hào)建模及分析

筆者所設(shè)計(jì)的運(yùn)算跨導(dǎo)放大器如圖2所示.第1級(jí)為折疊共源共柵級(jí)，第2級(jí)為差分共源級(jí)，采用動(dòng)態(tài)共模反饋電路穩(wěn)定兩級(jí)的輸出共模，米勒補(bǔ)償電容位置在非小信號(hào)通路一側(cè)的N M4、N M5管的源端，對(duì)運(yùn)算跨導(dǎo)放大器進(jìn)行小信號(hào)電路等效.小信號(hào)等效電路圖如圖3所示.

圖　運(yùn)算跨導(dǎo)放大器電路圖

圖3中，gm為MOS管跨導(dǎo)，gds為源漏等效跨導(dǎo).CA、CB、CD為A、B、C點(diǎn)的總寄生電容，GA、GC為A、C點(diǎn)的等效跨導(dǎo)，CC為改善的米勒補(bǔ)償電容，CL為輸出等效負(fù)載.傳輸函數(shù)可表示為其中，d4，d3，d2，d1，d0為已知系數(shù)，s為傳輸函數(shù).但由于其繁雜，在本設(shè)計(jì)中可以假定gm?gds，且gNM4足夠大，同時(shí)（CC，CL）＞（CA，CB，CD），通過(guò)化簡(jiǎn)得到運(yùn)放的零點(diǎn)z和極點(diǎn)p的表達(dá)式為

圖3　運(yùn)算跨導(dǎo)放大器小信號(hào)等效電路圖

其中，GBC為B、C間的跨導(dǎo)，零點(diǎn)z為左半平面零點(diǎn)，極點(diǎn)p1、p2為左半平面主極點(diǎn)和次極點(diǎn)，極點(diǎn)p3為左半平面共軛極點(diǎn)，根據(jù)式（1）分母系數(shù)不同而變化.米勒電容和柵寄生電容CC＞CB?CA，并且由于共柵管N M4、N M5對(duì)第2級(jí)輸入端與米勒電容和負(fù)載的隔離作用，與傳統(tǒng)米勒補(bǔ)償相比，次主極點(diǎn)p2的位置更遠(yuǎn)，所以達(dá)到同樣的單位增益帶寬所需的補(bǔ)償電容或第2級(jí)跨導(dǎo)更小，同時(shí)引入左半平面零點(diǎn)，其位置可根據(jù)增益帶寬調(diào)節(jié)，改善相位裕度.

2.2MATLAB建模及gm/Id方法優(yōu)化計(jì)算MOS管尺寸

圖4　gm1與gm8與CC變化關(guān)系圖

根據(jù)運(yùn)放有限增益和有限帶寬造成的靜態(tài)及動(dòng)態(tài)誤差，可以初步確立運(yùn)放的增益為78 dB以上，運(yùn)放的單位增益帶寬（WGB）為600 MHz以上.首先確定補(bǔ)償電容CC的值.系統(tǒng)單級(jí)點(diǎn)近似得到的WGB表達(dá)式為WGB=gNM1（2πCC）.引入的米勒補(bǔ)償電容應(yīng)該使次級(jí)點(diǎn)遠(yuǎn)遠(yuǎn)高于WGB，一般p2極點(diǎn)位置可取3倍的WGB，利用MATLAB計(jì)算以CC作為變量下gNM1與g N M 8同CC的關(guān)系.當(dāng)（gNM1+gNM8）最小時(shí)，可以在保證相位裕度不變的同時(shí)獲得運(yùn)放最小功耗.根據(jù)實(shí)際經(jīng)驗(yàn)可估算寄生電容CB≈100 f F，通過(guò)MATLAB工具計(jì)算不同CC下保持相位裕度的gm變化，如圖4所示.當(dāng)?。╣NM1+gNM8）最小值時(shí)，CC≈200 f F，從而得出兩級(jí)輸入管跨導(dǎo)gNM1≈0.8 m S，gNM8≈2.1 m S.

折疊共柵支路電流Id2=INM6=RSCC=（0.9V/1ns）×200fF=180μA，RS為信號(hào)壓擺率.根據(jù)gm/Id表，可以取兩輸入管為最小溝道長(zhǎng)度，且分配NM1與NM8同為過(guò)驅(qū)動(dòng)電壓Vov=0.2V，從而得出折疊輸入支路為INM1=gNM 1/（gNM /1Id1）≈103μA；第2級(jí)輸入支路電流為INM1=gNM 8/（gNM 8 Id1）≈288μA.可得出NM1與NM8寬長(zhǎng)比（W/L）NM1=Id1/（Id1/W）≈（3μm/180nm），（W/L）NM8=Id3/（Id3/W）≈（6.5μm180nm）.

將計(jì)算所得的MOS管尺寸帶入仿真環(huán)境下，仿真結(jié)果表明，運(yùn)算跨導(dǎo)放大器具有82 dB的增益，單位增益帶寬為620 MHz，相位裕度為72°，在差分?jǐn)[幅為1.5 V時(shí)，運(yùn)算跨導(dǎo)放大器的增益仍有80 dB，滿足設(shè)計(jì)要求.

3 比較器優(yōu)化設(shè)計(jì)

傳統(tǒng)及所改進(jìn)比較器如圖5所示.傳統(tǒng)結(jié)構(gòu)在復(fù)位階段的信號(hào)Reset為零，管子M9、M10閉合將輸出復(fù)位至高電位，而需M5、M6先將源端寄生電容充電，導(dǎo)致輸出端復(fù)位所需時(shí)間增加.筆者所提出的結(jié)構(gòu)在M5、M6的源端引入復(fù)位開(kāi)關(guān)，直接拉至高電平，從而省略其寄生電容充電所耗時(shí)間，提高了復(fù)位速度［10］.

在比較相初期，由于輸入及參考電壓引入差導(dǎo)致的M5、M6漏電流不同，輸出端Vout+和Vout-開(kāi)始時(shí)刻下降速率不同，直到某輸出端下降至（VDD-VTHP），此時(shí)M10、M11開(kāi)始導(dǎo)通，正反饋環(huán)路形成.但由于PMOS管M9、M12在比較相開(kāi)始時(shí)刻關(guān)斷，開(kāi)關(guān)電荷注入導(dǎo)致初始時(shí)刻Vout電壓上升.初期進(jìn)入正反饋所耗時(shí)間t0為，其中C1為比較器輸出端負(fù)載及寄生電容，QC為開(kāi)關(guān)電荷注入量.筆者所提出的結(jié)構(gòu)用優(yōu)化的傳輸門代替PMOS開(kāi)關(guān)，具有更好的導(dǎo)通線性度以及更低的導(dǎo)通電阻，減少了導(dǎo)通時(shí)間，同時(shí)由于傳輸門的電荷補(bǔ)償作用，幾乎無(wú)電荷注入.與傳統(tǒng)結(jié)構(gòu)相比，節(jié)省的時(shí)間為

在比較相后期，由于鎖存器M5、M6、M7、M8的增強(qiáng)作用，最終導(dǎo)致放電速度快的管子同側(cè)輸出端電壓變?yōu)榱?，另一端差分輸出變?yōu)?，實(shí)現(xiàn)了比較功能.

圖5　傳統(tǒng)的與所提出的比較器電路圖

4 測(cè)試結(jié)果

基于0.18μm 1.8 V CMOS工藝，對(duì)筆者設(shè)計(jì)的電路作為流水線模數(shù)轉(zhuǎn)換器的第1級(jí)增益數(shù)模單元進(jìn)行了流片驗(yàn)證，芯片照片如圖6（a）所示，增益數(shù)模單元有效面積為0.049 mm2.如圖6（b）所示，在電源電壓）為1.8 V、采樣率為80 MHz、輸入正弦信號(hào)頻率為35 MHz時(shí)，8位模數(shù)轉(zhuǎn)換器的實(shí)際有效位數(shù)為7.83位，證明筆者所設(shè)計(jì)的增益數(shù)模單元有效位數(shù)超過(guò)7.83位，滿足高速中精度流水線模數(shù)轉(zhuǎn)換器設(shè)計(jì)要求.

表1給出了筆者與文獻(xiàn)［4，11］中所設(shè)計(jì)8位模數(shù)轉(zhuǎn)換器整體特性.與文獻(xiàn)［4］中提出的時(shí)間域子流水線級(jí)對(duì)比，筆者設(shè)計(jì)的增益數(shù)模單元結(jié)構(gòu)具有更高的模擬余量精度和更高的采樣速率，適用于高速信號(hào)處理；同時(shí)與文獻(xiàn)［11］中1.5位增益數(shù)模單元相比，筆者設(shè)計(jì)的電路具有更低的功耗和更大的信號(hào)擺幅，適合于在低功耗和高信號(hào)擺幅下應(yīng)用.

表1　所實(shí)現(xiàn)8位模數(shù)轉(zhuǎn)換器與參考文獻(xiàn)中的數(shù)模轉(zhuǎn)換器性能對(duì)比

圖6　第1級(jí)增益數(shù)模單元的版圖照片及模數(shù)轉(zhuǎn)換器整體測(cè)試快速傅里葉變換頻譜圖

5 總 結(jié)

查表設(shè)計(jì)方法來(lái)優(yōu)化功耗.同時(shí)，提出一種改進(jìn)的高速動(dòng)態(tài)鎖存比較器來(lái)節(jié)省子模數(shù)轉(zhuǎn)換器靜態(tài)功耗.流片后的8位流水線模數(shù)轉(zhuǎn)換器在輸入頻率為35 MHz時(shí)，有效位數(shù)為7.83位，證明所設(shè)計(jì)的增益數(shù)模單元具有優(yōu)越的性能.

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（編輯:郭 華）

Optimum design of the MDAC circuit for the 8 bit 80 MS/s pipelined A/D converter

DONG Siwan，ZHU Zhangming，LIU Minjie，YANG Yintang
（School of Microelectronics，Xidian Univ.，Xi’an 710071，China）

A high speed and medium accuracy multiplying digital-to-analog converter（MDAC）circuit optimization design is presented for meeting the requirements of the 8 bit，80 MS/s pipelined analog-todigital（A/D）converter.An optimized transmission gate is adopted to improve the linearity of the MDAC circuit.In view of the high gain two-stage operational amplifier，design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition，an improved high speed dynamic comparator is used in this design Fabricated in a 1.8 V 0.18μm CMOS process，this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio（SNDR）of 54.6 dB and an effective number of bits （ENOB）of 7.83 bit with a 35 MHz input signal at the 80 MHz sample rate.

multiplying digital-to-analog converter；amplifier optimization；transmission gate；dynamic comparator；pipelined analog-to-digital converter

TN431.2

A

1001-2400（2016）01-0162-05

10.3969/j.issn.1001-2400.2016.01.029

2015-03-17

國(guó)家自然科學(xué)基金資助項(xiàng)目（61234002，61322405，61306044，61376033）

董嗣萬(wàn)（1988-），男，西安電子科技大學(xué)博士研究生，E-mail:dsiwan@163.com.